AD9371 RF 收發器適合需要寬頻率范圍、同時保持低功耗水平的高性能無線電應用。它采用高度集成的 12mm x 12mm SoC 封裝，可代替多達 20 個高性能分立式元件。AD9371 覆蓋 300 MHz 到 6 GHz 頻率范圍，支持高達 100 MHz 的接收器和發射大信號瞬時帶寬，高達 250 MHz 的觀測接收器和發射合成帶寬，全集成式 LO 和時鐘功能，以及高度先進的片內校準和校正算法。

千有科技已設計了ZYNQ7000系列+AD9371、K7+AD9371等產品，從開始的初版到現在的終板，解決了各種軟硬件技術難題，產品性能指標等都符合項目需求，具有豐富的產品開發經驗與能力。

接下來，以官方demo連接來對AD9371進行大致的介紹，下面的系統級圖顯示了此設計中不同模塊的連接方式。

圖1 官方各模塊連接圖

AD9371采取JESD204B接口（JESD204B接口理論方面，千有科技已有相關博客進行詳細介紹），通過FMC接口與FPGA進行連接。JESD204B接口在AD9371與FPGA進行數據傳輸的具體過程如圖2所示。

圖2 JESD204B接口在DAC、ADC中的數據流

如圖3是AD9371應用系統框圖，在此設置中，收發器通道的最大數據速率為6.144Gbps。 EVM上可用的時鐘發生器用于為EVM和FPGA計時。 FPGA中的SPI主控制器通過FMC引腳通過4線SPI接口對EVM上可用的AD9371寄存器和AD9528時鐘發生器寄存器進行編程。 該時鐘發生器的參考時鐘必須由外部時鐘源提供。 轉換器器件時鐘，FPGA器件時鐘和SYSREF（針對FPGA和轉換器）均由AD9528生成。 FPGA通過FMC引腳接收這些時鐘。 在所有配置中，這些轉換器均在單個JESD鏈路中運行，最多具有4條通道。IOPLL輸入參考時鐘通過全局時鐘網絡從設備時鐘中獲取。 從級聯的PLL輸出，全局時鐘或核心時鐘網絡獲取參考時鐘可能會給IOPLL和收發器PLL輸出帶來額外的抖動。
圖3 AD9371應用系統框圖

以上系統框圖適用于不同的板載與AD9371，只要該板載支持AD9371開發。下面關于不同板載開發過程中的迥異進行大致的總結：
1、時鐘資源。不同板載的時鐘支持不一樣，比如：7系列是MMCME2，ULTRASCLALE是MMCME2，VIRTEX6是MMCM等等。
2、存儲資源：DDR2/DDR3/DDR4。
3、原語：不同開發板的原語不一樣。
4、不同開發板對應不同GTP、GTH、GTX、GTZ、GTY等。
5、QPLL、CPLL使用差異。

以上文章為千有科技專有，未經允許，不允許轉發或者用于商用，否則將追責。

總結

以上是生活随笔為你收集整理的AD9371开发总结(一)的全部內容，希望文章能夠幫你解決所遇到的問題。

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