單選題（每題兩分）

1.以下關(guān)于過(guò)程賦值的描述，不正確的是（）

A在非阻塞性過(guò)程賦值中，使用賦值符號(hào)“< =”

B賦值操作符是“=”的過(guò)程賦值是阻塞性過(guò)程賦值

C在非阻塞性過(guò)程賦值中，對(duì)目標(biāo)的賦值是非阻塞的（因?yàn)闀r(shí)延），但可預(yù)定在將來(lái)某個(gè)時(shí)間步發(fā)生（根據(jù)時(shí)延：如果是0時(shí)延，那么在當(dāng)前時(shí)間步結(jié)束）

D非阻塞性過(guò)程賦值在其后所有語(yǔ)句執(zhí)行前執(zhí)行

解:D

2.芯片的功耗和下列哪種不強(qiáng)相關(guān)_____________。

A資源利用率

B核電壓

C組合邏輯級(jí)數(shù)

D翻轉(zhuǎn)率

解：A

3.下列說(shuō)法錯(cuò)誤的是(? )

A Clock Buffer Enable使能率越大，功耗越大

B電路時(shí)鐘頻率越高，則電路的動(dòng)態(tài)性越高，功耗越大

C輸入并聯(lián)終結(jié)電阻越大，功耗越大

D Fanout越大，驅(qū)動(dòng)的負(fù)載越多，負(fù)載電容越大，功耗越大

解：C 電阻越大功耗越小? P=U^2/R

4.關(guān)于狀態(tài)機(jī)的描述，如下錯(cuò)誤的是（ ）

A 不同狀態(tài)機(jī)之間的相互關(guān)系要明晰，避免狀態(tài)異常導(dǎo)致配合關(guān)系異常。

B 狀態(tài)機(jī)的安全完全取決于RTL編碼方式和風(fēng)格，推薦使用“獨(dú)熱碼”作為狀態(tài)機(jī)的狀態(tài)。

C 狀態(tài)機(jī)中有異常保護(hù)、防掛死處理，確保每個(gè)狀態(tài)都能在異常情況下能恢復(fù)。

D 在狀態(tài)機(jī)輪轉(zhuǎn)中作為跳轉(zhuǎn)條件的兩個(gè)互斥信號(hào)應(yīng)用一個(gè)信號(hào)表示。

解：B

這個(gè)完全取決于是不是有點(diǎn)離譜，主要還是看邏輯對(duì)不對(duì)吧

我記得是24位以下（？）用獨(dú)熱碼，別的用格雷碼比較省功耗

獨(dú)熱碼適合寫條件復(fù)雜但是狀態(tài)少的狀態(tài)機(jī)；

格雷碼適合寫條件不復(fù)雜但是狀態(tài)多的狀態(tài)機(jī)。

FPGA編寫有限狀態(tài)機(jī)使用獨(dú)熱碼為什么會(huì)占用較少的組合邏輯電路？ - 知乎

5.下列電路中不屬于時(shí)序邏輯電路的是__________

A全加器

B 加法器

C 分頻器

D 計(jì)數(shù)器

解：A

6.以下關(guān)于TESTBENCH的描述，錯(cuò)誤的是(? )

A TESTBENCH采用分層結(jié)構(gòu)，通常包括測(cè)試用例層、數(shù)據(jù)交換層及待測(cè)模塊層

B TESTBENCH是為了完成對(duì)邏輯的驗(yàn)證而搭建的仿真環(huán)境

C TESTBENCH編碼設(shè)計(jì)對(duì)可測(cè)試性沒(méi)有要求

D TESTBENCH用來(lái)發(fā)送激勵(lì)數(shù)據(jù)、控制仿真執(zhí)行，并完成輸出結(jié)果比較

解：C

7.以下哪種匹配方式的匹配器件是緊靠驅(qū)動(dòng)端布局的 (? )

A Thevenin等效匹配

B 并聯(lián)匹配

C? AＣ匹配（RC匹配）

D 串聯(lián)匹配

解：D

這不微波原理么

信號(hào)完整性之阻抗匹配與端接方法 - 程序員大本營(yíng)

8.表達(dá)式Xn+1(t+T)=Xn(t)，其中T為時(shí)鐘周期，描述的是________。

A Ｔ觸發(fā)器

B SR觸發(fā)器

C D觸發(fā)器

D JK觸發(fā)器

解：A

復(fù)習(xí)筆記 R-S觸發(fā)器，D觸發(fā)器，J-K觸發(fā)器，T觸發(fā)器，CP - 知乎

9.

main(){

int i=8;

printf("%d\n",++i);

printf("%d\n",i--);

}

上面代碼的打印輸出分別為：(? )

A 9? 9

B 8? 8

C 9? 8

D 8? 9

解：A

++i和i++有什么區(qū)別啊?_百度知道

10.尋址容量為15k*8bit的RAM需要（? ）根（地址和數(shù)據(jù)線不復(fù)用）地址線和數(shù)據(jù)線。

A 22

B 17

C 23

D 18

解：A 14+8

11.下列哪項(xiàng)不是導(dǎo)致信號(hào)完整性問(wèn)題的原因(? )

A 信號(hào)電平越來(lái)越低，噪聲裕量小

B 信號(hào)頻率越來(lái)越高

C 信號(hào)接收端獲取到了錯(cuò)誤的電平值。

D 波形01變化斜率要求高爬坡時(shí)間短

解：C 這個(gè)是結(jié)果吧

什么因素導(dǎo)致信號(hào)完整性問(wèn)題?-電子發(fā)燒友網(wǎng)

12.下面關(guān)于異步信號(hào)同步化描述正確的是 (? )

A RAM端口信號(hào)如果已經(jīng)做了多時(shí)鐘周期約束，則不需要再考慮異步信號(hào)同步化處理。

B 在跨時(shí)鐘域同步化處理時(shí)，使用兩級(jí)寄存器結(jié)構(gòu)可以完全消除亞穩(wěn)態(tài)。

C多b1t信號(hào)同步化可以使用可靠的握手電路、格雷碼或PIFO實(shí)現(xiàn)。

D 在跨時(shí)鐘域之間不要使用組合邏輯，防止出現(xiàn)亞穩(wěn)態(tài)。

解：C

A要考慮

B一般認(rèn)為不行（其實(shí)是可以的）

D發(fā)送端時(shí)鐘域寄存器輸出和接收端異步時(shí)鐘域級(jí)聯(lián)寄存器輸入之間不能有任何其他組合邏輯，別的地方可以有組合邏輯

面試題12–跨時(shí)鐘域的信號(hào)處理技術(shù) | 碼農(nóng)家園

13.下列哪個(gè)不是解決跨時(shí)鐘域多位信號(hào)同步的方法________。

A 握手通信方式

B 同步FIPO隔離

C 雙端口RAM通信方式

D 格雷碼輸出

解：B 跨時(shí)鐘肯定是異步了

14.若一模擬信號(hào)為帶限，且對(duì)其抽樣滿足奈奎斯特條件，則只要將抽樣信號(hào)通過(guò)________即可完全不失真恢復(fù)原信號(hào)。

A 理想帶通濾波器；

B 理想低通濾波器；

C理想帶阻濾波器；

D理想高通濾波器；

解：C

B

什么是帶限信號(hào)？

帶限信號(hào)是在某個(gè)頻率區(qū)間內(nèi)有值，在這個(gè)區(qū)間之外就是零的信號(hào)。

抽樣定理也叫取樣定理、奈奎斯特定理、卡切爾尼柯夫定理。是取樣頻率應(yīng)當(dāng)不小于帶限信號(hào)頻率上限的2倍才可保證還原時(shí)信號(hào)不失真。

什么事帶限信號(hào)？還有帶限信號(hào)的抽樣定理的定義？ - 懂得

15.測(cè)量一個(gè)時(shí)鐘的頻率準(zhǔn)確度，合適的儀器是 (? )

A 示波器

B 晶體振蕩器

C 頻率合成器

D 頻率計(jì)

解：不懂 可能選D吧

測(cè)試知識(shí)競(jìng)賽題庫(kù)硬件開(kāi)發(fā)、硬件測(cè)試崗位適用 - 道客巴巴的第49題

D

16.在Verilog HDL中，定義變量并進(jìn)行運(yùn)算如下：(? )

wire [5:0] mem0，?mem1 ,mem2;

wire [2:0] data_out;

assign mem0 = 0x29;

assign mem1 = 0x1B;

assign mem2 = 0x34;

assign data _out =?mem0[5: 3]+mem1[4:2] + mem2[3:1];

請(qǐng)問(wèn)data_ out的輸出值為（）

A 0x7

B0xD

C 0x3

D 0x5

解：D

17.卡諾圖上變量的取值順序是采用：（）

A ASCII碼

B 循環(huán)碼

C 自然二進(jìn)制數(shù)

D 二進(jìn)制碼

解：B

循環(huán)碼也叫格雷碼

18.DDR3芯片的接口電平是（）

A SSTL-1.8。

B CML。

C HSTL-1.8。

D SSTL-1.5。

解：D

我不知道

一、DDR3電平標(biāo)準(zhǔn)

DDR3電平標(biāo)準(zhǔn)為：SSTL15 ,1.5V±0.075V

DDR2接口電平標(biāo)準(zhǔn)：SSTL_18

DDR接口電平標(biāo)準(zhǔn)：SSTL_2

DDR3篇第二講、MIG電氣接口介紹 - 云+社區(qū) - 騰訊云

19.下面關(guān)于$display. $strobe, $monitor的區(qū)別描述正確的是

A $strobe直接立刻輸出，$display是等穩(wěn)定后輸出，$monitor是發(fā)生變化時(shí)輸出

B $display直接立刻輸出，$monitor是等穩(wěn)定后輸出，$strobe是發(fā)生變化時(shí)輸出

C $display直接立刻輸出，$strobe是等穩(wěn)定后輸出，$monitor是發(fā)生變化時(shí)輸出

D $strobe直接立刻輸出，$monitor是等穩(wěn)定后輸出，$display是發(fā)生變化時(shí)輸出

解：這個(gè)我也不懂

C

verilog系統(tǒng)任務(wù)——$display,$write,$strobe,$monitor,$stop,$finish_Tiger-Li的博客-CSDN博客

20.在有符號(hào)數(shù)的乘法運(yùn)算中，8比特有符號(hào)數(shù)乘以12比特有符號(hào)數(shù)，運(yùn)算結(jié)果用多少比特的有符號(hào)數(shù)表式則既不會(huì)溢出也不會(huì)浪費(fèi)__________

A 20

B 18

C 21

D 19

解：A

數(shù)字設(shè)計(jì)中的小數(shù)處理——在加法與乘法運(yùn)算中_隔壁老余的博客-CSDN博客

21.組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有__________。

A 后級(jí)加驅(qū)動(dòng)電路

B 輸入端加濾波電路

C 屏蔽輸入信號(hào)的尖峰干擾

D 在輸出端接入濾波電路

解：D

22.對(duì)于代碼覆蓋率，以下說(shuō)法錯(cuò)誤的是：（）

A 這可以幫助發(fā)現(xiàn)是否存在冗余代碼

B 可以幫助確定代碼行是否被完全執(zhí)行

C 可以幫助發(fā)現(xiàn)狀態(tài)機(jī)跳轉(zhuǎn)路徑是否覆蓋

D 可以幫助確定功能需求是否完全實(shí)現(xiàn)

解：A 不會(huì)

D 代碼覆蓋率不檢查功能正確性

SV之覆蓋率_bleauchat的博客-CSDN博客_斷言覆蓋率

代碼覆蓋率指的是設(shè)計(jì)代碼的執(zhí)行量，它包括行覆蓋率、FSM狀態(tài)機(jī)覆蓋率、分支覆蓋率、條件覆蓋率 和path路徑覆蓋率。仿真工具將自動(dòng)從設(shè)計(jì)代碼中提取代碼覆蓋率.代碼覆蓋率就算達(dá)到100%，這并不意味著不存在bug.

行覆蓋率： 檢查某行代碼是否被執(zhí)行過(guò)
分支覆蓋率： 檢查條件分支是否都被執(zhí)行過(guò)
條件覆蓋率， 表達(dá)式覆蓋率： 通過(guò)真值表分析表達(dá)式各種邏輯組合
有限狀態(tài)機(jī)覆蓋率： 檢查每個(gè)狀態(tài)是否被覆蓋， 狀態(tài)之間的跳轉(zhuǎn)是否被執(zhí)行

23.一個(gè)八位二進(jìn)制減法計(jì)數(shù)器，初始狀態(tài)為00000000，問(wèn)經(jīng)過(guò)268個(gè)輸入脈沖后，此計(jì)數(shù)器的狀態(tài)為_(kāi)________。

A? 11110101

B? 11001111

C? 11110011

D? 11110100

解：D

24.對(duì)于一般的邏輯電平，各參數(shù)需滿足如下________的關(guān)系。

A? Voh>Vih>Vt>Vol>Vil;

B? Vih>Voh>Vt>Vol>Vil;

C? Voh>Vih>Vt>Vil>Vo1;

D? Vih>Voh>Vt>Vil>Vol;

解：C Voh > Vih > Vt> Vil > Vol

25.提高同步設(shè)計(jì)的工作頻率的原則中，可行的措施是（）。

A 打平設(shè)計(jì)的層次結(jié)構(gòu)，使得模塊邊界充分優(yōu)化

B 打開(kāi)綜合器資源共享選項(xiàng)

C 復(fù)雜狀態(tài)機(jī)采用二進(jìn)制編碼或者格雷碼

D 減少組合邏輯級(jí)數(shù)

解：D?

26.對(duì)于一般的邏輯電平，各參數(shù)需滿足如下的關(guān)系? ? (考的時(shí)候確實(shí)是和24一樣)

A Vih>Voh>Vt>Vil>Vol

B Vih>Vol>Vt>Vol>Vil

C Voh>Vih>Vt>Vil>Vol

D Voh>Vih>Vt>Vol>Vil

解：C

27.下列關(guān)于寄存器等價(jià)優(yōu)化錯(cuò)誤的是（）

A通過(guò)顯式的綜合約束代碼可以阻止工具進(jìn)行等價(jià)寄存器優(yōu)化

B綜合工具會(huì)自動(dòng)優(yōu)化等價(jià)寄存器

C通過(guò)綜合工具選項(xiàng)設(shè)置可以阻止工具進(jìn)行等價(jià)寄存器優(yōu)化

D綜合工具等價(jià)寄存器優(yōu)化不會(huì)跨越代碼一級(jí)模塊

解：C 我不確定 但一般都是jia

D 評(píng)論里大佬給的鏈接：Vivado綜合設(shè)置選項(xiàng)分析：-keep_equivalent_registers - 云+社區(qū) - 騰訊云

數(shù)字邏輯綜合工具-DC-06——綜合優(yōu)化過(guò)程_王見(jiàn)王見(jiàn)的博客-程序員ITS401_綜合工具等價(jià)寄存器優(yōu)化不會(huì)跨越代碼一級(jí)模塊 - 程序員ITS401

28.在兩個(gè)方向上交替的傳輸為：（）

A全雙工

B單工

C串行

D半雙工

解：D

29.下列關(guān)于initial和always的說(shuō)法錯(cuò)誤的是（）

A initial只能執(zhí)行一次;

B initial和always的區(qū)別是前者不可以綜合，后者可以綜合;

C always始終循環(huán)執(zhí)行;

D initial和always不能同時(shí)執(zhí)行;

解：D

30.未施加外部電壓時(shí)，PN結(jié)中電流（）

A從N區(qū)到Ｐ區(qū)

B不確定

C等于零

D從Ｐ區(qū)到N區(qū)

解：D C

復(fù)習(xí)一下PM結(jié)正偏和反偏原理

1-模電第一章基礎(chǔ)知識(shí)學(xué)習(xí)（半導(dǎo)體+二極管+三級(jí)管+課后習(xí)題思路）_永相隨1的博客-CSDN博客

PN結(jié)

31.FPGA中的BRAM使用的ECC的特性有哪些

A只能可以發(fā)現(xiàn)1或者2bit錯(cuò)誤

B可以糾正1bit錯(cuò)誤

C可以發(fā)現(xiàn)2bit以上的錯(cuò)誤

D可以糾正2bit錯(cuò)誤

解：不懂憑感覺(jué)蒙 B

• ECC，當(dāng)MEMORY類型為SDP RAM的時(shí)候可以用ECC，ECC主要作用是單bit糾錯(cuò)，雙bit檢錯(cuò)。ECC分為軟ECC和硬ECC，軟ECC在數(shù)據(jù)位寬較小的時(shí)候使用（16以內(nèi)），并且需要消耗BRAM以外的FPGA資源。硬ECC在數(shù)據(jù)位寬較大時(shí)候使用，不需要消耗額外FPGA資源。
• FPGA從入門到精通(8)-BRAM - 知乎

多選題（4分）

32.要把10M時(shí)鐘域下的一個(gè)模10計(jì)數(shù)器的值，傳遞到異步的100M時(shí)鐘域下。以下說(shuō)法正確的有_________。

A可以把計(jì)數(shù)值轉(zhuǎn)換成格雷碼，再用100M時(shí)鐘采樣

B可以通過(guò)異步fifo傳遞計(jì)數(shù)值

C可以用計(jì)數(shù)值+握手信號(hào)的方式傳遞

D可以先用100M時(shí)鐘把計(jì)數(shù)值打2拍，再采樣

解：BC

A采樣嗎，不是打兩拍？

D這是多bit信號(hào)

33.為保證器件接口的可靠性，哪些因素我們需要關(guān)注（）?

A溫度漂移

B時(shí)鐘抖動(dòng)

C電源噪聲

D器件參數(shù)離散性

解：ABCD

34.在Verilog HDL中，下列關(guān)于表達(dá)式的描述正確的是（）

A表達(dá)式中可使用函數(shù)調(diào)用

B表達(dá)式由操作數(shù)和操作符組成

C表達(dá)式中的整數(shù)值可被解釋為有符號(hào)數(shù)或無(wú)符號(hào)數(shù)

D表達(dá)式可以使用數(shù)值

解：ABCD不懂

35.下面關(guān)于always語(yǔ)句描述正確的是________。

A阻塞賦值按照順序執(zhí)行，非阻塞賦值并發(fā)執(zhí)行。

B時(shí)序邏輯always中敏感表中必須標(biāo)明時(shí)鐘信號(hào)和復(fù)位信號(hào)（如果使用異步復(fù)位）。

C在時(shí)序邏輯語(yǔ)句塊中非阻塞賦值和阻塞型賦值都可以使用

D組合邏輯always中敏感表可以標(biāo)明敏感變量，也可以使用*替代。

解：ABD

C不能阻塞

36.二進(jìn)制減法遵循下面哪些規(guī)則

A 0-1=1

B 1-0=1

C 1-1=0

D 0-0=0

解：ABCD

37.以下屬于常用邏輯電平的有（）

A PECL

B LVTTL

C LVDS

D LVCMOS

解:ABCD

常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、

PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、

GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced

transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，

5V，3.3V）；

也有一種答案是：常用邏輯電平：12V，5V，3.3V。

38.下列方法對(duì)提升系統(tǒng)時(shí)鐘頻率有幫助的有________。

A采用pipeline設(shè)計(jì)

B升高器件環(huán)境溫度

C減少組合邏輯級(jí)數(shù)

D使用全局的時(shí)鐘資源

解：AC? ACD

討論個(gè)問(wèn)題：關(guān)于全局時(shí)鐘 - FPGA論壇-資源最豐富FPGA/CPLD學(xué)習(xí)論壇 - 21ic電子技術(shù)開(kāi)發(fā)論壇

39.如下屬于差分電平的是_________。

A LVFECL

B LVTTL

C CML

D LVDS

解：CD

常用的差分邏輯電平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

邏輯電平之常見(jiàn)差分邏輯電平（4） | 電子創(chuàng)新網(wǎng)賽靈思社區(qū)

40.下列關(guān)于initial和always的說(shuō)法正確的是__________。

A initial只能執(zhí)行一次

B initial不可以綜合，always可以綜合

C always只要條件符合即可執(zhí)行

D initial和always不能同時(shí)執(zhí)行

解：ABC

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總結(jié)

以上是生活随笔為你收集整理的华为2022硬件逻辑笔试题的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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