單選題（每題兩分）

1.以下關于過程賦值的描述，不正確的是（）

A在非阻塞性過程賦值中，使用賦值符號“< =”

B賦值操作符是“=”的過程賦值是阻塞性過程賦值

C在非阻塞性過程賦值中，對目標的賦值是非阻塞的（因為時延），但可預定在將來某個時間步發生（根據時延：如果是0時延，那么在當前時間步結束）

D非阻塞性過程賦值在其后所有語句執行前執行

解:D

2.芯片的功耗和下列哪種不強相關_____________。

A資源利用率

B核電壓

C組合邏輯級數

D翻轉率

解：A

3.下列說法錯誤的是(? )

A Clock Buffer Enable使能率越大，功耗越大

B電路時鐘頻率越高，則電路的動態性越高，功耗越大

C輸入并聯終結電阻越大，功耗越大

D Fanout越大，驅動的負載越多，負載電容越大，功耗越大

解：C 電阻越大功耗越小? P=U^2/R

4.關于狀態機的描述，如下錯誤的是（ ）

A 不同狀態機之間的相互關系要明晰，避免狀態異常導致配合關系異常。

B 狀態機的安全完全取決于RTL編碼方式和風格，推薦使用“獨熱碼”作為狀態機的狀態。

C 狀態機中有異常保護、防掛死處理，確保每個狀態都能在異常情況下能恢復。

D 在狀態機輪轉中作為跳轉條件的兩個互斥信號應用一個信號表示。

解：B

這個完全取決于是不是有點離譜，主要還是看邏輯對不對吧

我記得是24位以下（？）用獨熱碼，別的用格雷碼比較省功耗

獨熱碼適合寫條件復雜但是狀態少的狀態機；

格雷碼適合寫條件不復雜但是狀態多的狀態機。

FPGA編寫有限狀態機使用獨熱碼為什么會占用較少的組合邏輯電路？ - 知乎

5.下列電路中不屬于時序邏輯電路的是__________

A全加器

B 加法器

C 分頻器

D 計數器

解：A

6.以下關于TESTBENCH的描述，錯誤的是(? )

A TESTBENCH采用分層結構，通常包括測試用例層、數據交換層及待測模塊層

B TESTBENCH是為了完成對邏輯的驗證而搭建的仿真環境

C TESTBENCH編碼設計對可測試性沒有要求

D TESTBENCH用來發送激勵數據、控制仿真執行，并完成輸出結果比較

解：C

7.以下哪種匹配方式的匹配器件是緊靠驅動端布局的 (? )

A Thevenin等效匹配

B 并聯匹配

C? AＣ匹配（RC匹配）

D 串聯匹配

解：D

這不微波原理么

信號完整性之阻抗匹配與端接方法 - 程序員大本營

8.表達式Xn+1(t+T)=Xn(t)，其中T為時鐘周期，描述的是________。

A Ｔ觸發器

B SR觸發器

C D觸發器

D JK觸發器

解：A

復習筆記 R-S觸發器，D觸發器，J-K觸發器，T觸發器，CP - 知乎

9.

main(){

int i=8;

printf("%d\n",++i);

printf("%d\n",i--);

}

上面代碼的打印輸出分別為：(? )

A 9? 9

B 8? 8

C 9? 8

D 8? 9

解：A

++i和i++有什么區別啊?_百度知道

10.尋址容量為15k*8bit的RAM需要（? ）根（地址和數據線不復用）地址線和數據線。

A 22

B 17

C 23

D 18

解：A 14+8

11.下列哪項不是導致信號完整性問題的原因(? )

A 信號電平越來越低，噪聲裕量小

B 信號頻率越來越高

C 信號接收端獲取到了錯誤的電平值。

D 波形01變化斜率要求高爬坡時間短

解：C 這個是結果吧

什么因素導致信號完整性問題?-電子發燒友網

12.下面關于異步信號同步化描述正確的是 (? )

A RAM端口信號如果已經做了多時鐘周期約束，則不需要再考慮異步信號同步化處理。

B 在跨時鐘域同步化處理時，使用兩級寄存器結構可以完全消除亞穩態。

C多b1t信號同步化可以使用可靠的握手電路、格雷碼或PIFO實現。

D 在跨時鐘域之間不要使用組合邏輯，防止出現亞穩態。

解：C

A要考慮

B一般認為不行（其實是可以的）

D發送端時鐘域寄存器輸出和接收端異步時鐘域級聯寄存器輸入之間不能有任何其他組合邏輯，別的地方可以有組合邏輯

面試題12–跨時鐘域的信號處理技術 | 碼農家園

13.下列哪個不是解決跨時鐘域多位信號同步的方法________。

A 握手通信方式

B 同步FIPO隔離

C 雙端口RAM通信方式

D 格雷碼輸出

解：B 跨時鐘肯定是異步了

14.若一模擬信號為帶限，且對其抽樣滿足奈奎斯特條件，則只要將抽樣信號通過________即可完全不失真恢復原信號。

A 理想帶通濾波器；

B 理想低通濾波器；

C理想帶阻濾波器；

D理想高通濾波器；

解：C

B

什么是帶限信號？

帶限信號是在某個頻率區間內有值，在這個區間之外就是零的信號。

抽樣定理也叫取樣定理、奈奎斯特定理、卡切爾尼柯夫定理。是取樣頻率應當不小于帶限信號頻率上限的2倍才可保證還原時信號不失真。

什么事帶限信號？還有帶限信號的抽樣定理的定義？ - 懂得

15.測量一個時鐘的頻率準確度，合適的儀器是 (? )

A 示波器

B 晶體振蕩器

C 頻率合成器

D 頻率計

解：不懂 可能選D吧

測試知識競賽題庫硬件開發、硬件測試崗位適用 - 道客巴巴的第49題

D

16.在Verilog HDL中，定義變量并進行運算如下：(? )

wire [5:0] mem0，?mem1 ,mem2;

wire [2:0] data_out;

assign mem0 = 0x29;

assign mem1 = 0x1B;

assign mem2 = 0x34;

assign data _out =?mem0[5: 3]+mem1[4:2] + mem2[3:1];

請問data_ out的輸出值為（）

A 0x7

B0xD

C 0x3

D 0x5

解：D

17.卡諾圖上變量的取值順序是采用：（）

A ASCII碼

B 循環碼

C 自然二進制數

D 二進制碼

解：B

循環碼也叫格雷碼

18.DDR3芯片的接口電平是（）

A SSTL-1.8。

B CML。

C HSTL-1.8。

D SSTL-1.5。

解：D

我不知道

一、DDR3電平標準

DDR3電平標準為：SSTL15 ,1.5V±0.075V

DDR2接口電平標準：SSTL_18

DDR接口電平標準：SSTL_2

DDR3篇第二講、MIG電氣接口介紹 - 云+社區 - 騰訊云

19.下面關于$display. $strobe, $monitor的區別描述正確的是

A $strobe直接立刻輸出，$display是等穩定后輸出，$monitor是發生變化時輸出

B $display直接立刻輸出，$monitor是等穩定后輸出，$strobe是發生變化時輸出

C $display直接立刻輸出，$strobe是等穩定后輸出，$monitor是發生變化時輸出

D $strobe直接立刻輸出，$monitor是等穩定后輸出，$display是發生變化時輸出

解：這個我也不懂

C

verilog系統任務——$display,$write,$strobe,$monitor,$stop,$finish_Tiger-Li的博客-CSDN博客

20.在有符號數的乘法運算中，8比特有符號數乘以12比特有符號數，運算結果用多少比特的有符號數表式則既不會溢出也不會浪費__________

A 20

B 18

C 21

D 19

解：A

數字設計中的小數處理——在加法與乘法運算中_隔壁老余的博客-CSDN博客

21.組合邏輯電路消除競爭冒險的方法有__________。

A 后級加驅動電路

B 輸入端加濾波電路

C 屏蔽輸入信號的尖峰干擾

D 在輸出端接入濾波電路

解：D

22.對于代碼覆蓋率，以下說法錯誤的是：（）

A 這可以幫助發現是否存在冗余代碼

B 可以幫助確定代碼行是否被完全執行

C 可以幫助發現狀態機跳轉路徑是否覆蓋

D 可以幫助確定功能需求是否完全實現

解：A 不會

D 代碼覆蓋率不檢查功能正確性

SV之覆蓋率_bleauchat的博客-CSDN博客_斷言覆蓋率

代碼覆蓋率指的是設計代碼的執行量，它包括行覆蓋率、FSM狀態機覆蓋率、分支覆蓋率、條件覆蓋率 和path路徑覆蓋率。仿真工具將自動從設計代碼中提取代碼覆蓋率.代碼覆蓋率就算達到100%，這并不意味著不存在bug.

行覆蓋率： 檢查某行代碼是否被執行過
分支覆蓋率： 檢查條件分支是否都被執行過
條件覆蓋率， 表達式覆蓋率： 通過真值表分析表達式各種邏輯組合
有限狀態機覆蓋率： 檢查每個狀態是否被覆蓋， 狀態之間的跳轉是否被執行

23.一個八位二進制減法計數器，初始狀態為00000000，問經過268個輸入脈沖后，此計數器的狀態為_________。

A? 11110101

B? 11001111

C? 11110011

D? 11110100

解：D

24.對于一般的邏輯電平，各參數需滿足如下________的關系。

A? Voh>Vih>Vt>Vol>Vil;

B? Vih>Voh>Vt>Vol>Vil;

C? Voh>Vih>Vt>Vil>Vo1;

D? Vih>Voh>Vt>Vil>Vol;

解：C Voh > Vih > Vt> Vil > Vol

25.提高同步設計的工作頻率的原則中，可行的措施是（）。

A 打平設計的層次結構，使得模塊邊界充分優化

B 打開綜合器資源共享選項

C 復雜狀態機采用二進制編碼或者格雷碼

D 減少組合邏輯級數

解：D?

26.對于一般的邏輯電平，各參數需滿足如下的關系? ? (考的時候確實是和24一樣)

A Vih>Voh>Vt>Vil>Vol

B Vih>Vol>Vt>Vol>Vil

C Voh>Vih>Vt>Vil>Vol

D Voh>Vih>Vt>Vol>Vil

解：C

27.下列關于寄存器等價優化錯誤的是（）

A通過顯式的綜合約束代碼可以阻止工具進行等價寄存器優化

B綜合工具會自動優化等價寄存器

C通過綜合工具選項設置可以阻止工具進行等價寄存器優化

D綜合工具等價寄存器優化不會跨越代碼一級模塊

解：C 我不確定 但一般都是jia

D 評論里大佬給的鏈接：Vivado綜合設置選項分析：-keep_equivalent_registers - 云+社區 - 騰訊云

數字邏輯綜合工具-DC-06——綜合優化過程_王見王見的博客-程序員ITS401_綜合工具等價寄存器優化不會跨越代碼一級模塊 - 程序員ITS401

28.在兩個方向上交替的傳輸為：（）

A全雙工

B單工

C串行

D半雙工

解：D

29.下列關于initial和always的說法錯誤的是（）

A initial只能執行一次;

B initial和always的區別是前者不可以綜合，后者可以綜合;

C always始終循環執行;

D initial和always不能同時執行;

解：D

30.未施加外部電壓時，PN結中電流（）

A從N區到Ｐ區

B不確定

C等于零

D從Ｐ區到N區

解：D C

復習一下PM結正偏和反偏原理

1-模電第一章基礎知識學習（半導體+二極管+三級管+課后習題思路）_永相隨1的博客-CSDN博客

PN結

31.FPGA中的BRAM使用的ECC的特性有哪些

A只能可以發現1或者2bit錯誤

B可以糾正1bit錯誤

C可以發現2bit以上的錯誤

D可以糾正2bit錯誤

解：不懂憑感覺蒙 B

• ECC，當MEMORY類型為SDP RAM的時候可以用ECC，ECC主要作用是單bit糾錯，雙bit檢錯。ECC分為軟ECC和硬ECC，軟ECC在數據位寬較小的時候使用（16以內），并且需要消耗BRAM以外的FPGA資源。硬ECC在數據位寬較大時候使用，不需要消耗額外FPGA資源。
• FPGA從入門到精通(8)-BRAM - 知乎

多選題（4分）

32.要把10M時鐘域下的一個模10計數器的值，傳遞到異步的100M時鐘域下。以下說法正確的有_________。

A可以把計數值轉換成格雷碼，再用100M時鐘采樣

B可以通過異步fifo傳遞計數值

C可以用計數值+握手信號的方式傳遞

D可以先用100M時鐘把計數值打2拍，再采樣

解：BC

A采樣嗎，不是打兩拍？

D這是多bit信號

33.為保證器件接口的可靠性，哪些因素我們需要關注（）?

A溫度漂移

B時鐘抖動

C電源噪聲

D器件參數離散性

解：ABCD

34.在Verilog HDL中，下列關于表達式的描述正確的是（）

A表達式中可使用函數調用

B表達式由操作數和操作符組成

C表達式中的整數值可被解釋為有符號數或無符號數

D表達式可以使用數值

解：ABCD不懂

35.下面關于always語句描述正確的是________。

A阻塞賦值按照順序執行，非阻塞賦值并發執行。

B時序邏輯always中敏感表中必須標明時鐘信號和復位信號（如果使用異步復位）。

C在時序邏輯語句塊中非阻塞賦值和阻塞型賦值都可以使用

D組合邏輯always中敏感表可以標明敏感變量，也可以使用*替代。

解：ABD

C不能阻塞

36.二進制減法遵循下面哪些規則

A 0-1=1

B 1-0=1

C 1-1=0

D 0-0=0

解：ABCD

37.以下屬于常用邏輯電平的有（）

A PECL

B LVTTL

C LVDS

D LVCMOS

解:ABCD

常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、

PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、

GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced

transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，

5V，3.3V）；

也有一種答案是：常用邏輯電平：12V，5V，3.3V。

38.下列方法對提升系統時鐘頻率有幫助的有________。

A采用pipeline設計

B升高器件環境溫度

C減少組合邏輯級數

D使用全局的時鐘資源

解：AC? ACD

討論個問題：關于全局時鐘 - FPGA論壇-資源最豐富FPGA/CPLD學習論壇 - 21ic電子技術開發論壇

39.如下屬于差分電平的是_________。

A LVFECL

B LVTTL

C CML

D LVDS

解：CD

常用的差分邏輯電平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

邏輯電平之常見差分邏輯電平（4） | 電子創新網賽靈思社區

40.下列關于initial和always的說法正確的是__________。

A initial只能執行一次

B initial不可以綜合，always可以綜合

C always只要條件符合即可執行

D initial和always不能同時執行

解：ABC

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總結

以上是生活随笔為你收集整理的华为2022硬件逻辑笔试题的全部內容，希望文章能夠幫你解決所遇到的問題。

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