1.synthesis

首先，同學你綜合的單次拼錯了，綜合是synthesis，不是symthsis。

綜合（synthesis）的概念是：將高級抽象層次的電路描述轉化成較低層次的描述。

也就是說將語言描述的電路邏輯轉化成與門、或門、非門、觸發器等基本邏輯單元的互連關系。也就是我們常說的門級網表。

以四選一電路為例，綜合過程將Verilog代碼翻譯成了門級互連網表。

四選一電路的綜合過程

綜合的概念很重要，利用Verilog 做電路設計時我們總是強調可綜合的概念，可綜合就是我們的這段代碼可以被翻譯成門級電路，不可綜合就是代碼不能被翻譯成與之對應的門級電路。

綜合是創造性的轉化過程，它不但能翻譯我們的電路，還能夠優化我們的電路，比如去除電路描述中冗余的電路結構，或者復用功能相同的電路結構。

2.implementation

implementation正確的翻譯應該是“實現”，implementation是一個place和route的過程，也就是布局布線。

綜合后生成的門級網表只是表示了門與門之間虛擬的連接關系，并沒有規定每個門的位置以及連線的長度等。布局布線就是一個將門級網表中的門的位置以及連線信息確定下來的過程。

布局布線過程

在解釋布局布線之前，我們先回顧一下FPGA的結構，我們知道FPGA可重復編程的基礎是擁有巨量的可配置邏輯塊（CLB）、豐富的布線資源以及其他資源

①布局

布局的過程就是將門級網表中的每一個門“安置”到CLB中的過程，這個過程是一個映射的過程。

②布線

布線是利用FPGA中豐富的布線資源將CLB根據邏輯關系連接在一起的過程。

邏輯門的映射位置不是隨意的，是FPGA設計軟件經過算法計算后精心排列的一般的布局布線策略是占用最少的CLB并且連線盡量短，也就是面積和速度最優。

布局布線策略有兩種：速度優先和面積優先，往往不能同時達到兩者皆最優，所以布局布線時需要在速度最優和面積最優之間做出選擇。

以上節選自我的專欄文章

羅成：快速理解FPGA設計流程及工具軟件?zhuanlan.zhihu.com

至于門級和版圖的對應關系，可以參見我的另一篇專欄文章

羅成：如何通俗理解FPGA與Verilog HDL？?

總結

以上是生活随笔為你收集整理的vivado中symthsis（综合）和implementation（执行）具体是为了完成什么操作？的全部內容，希望文章能夠幫你解決所遇到的問題。

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