此處，從時(shí)序的角度再次分析這個(gè)電路，這里主要是這些t參數(shù)

第一步：Precharge，先要把bitline，bitline反，SAN，SAP全都置成1/2Vcc，此時(shí)sense電路不公正，電壓均衡電路工作

第二步：Access，Prechage完成之后，wordline開始打開，這一列選通，列選通以后，進(jìn)入Bank Access的階段，Bank開始數(shù)據(jù)輸出，輸出到Vref。此階段，電壓均衡電路不工作。該階段/access，位里面的少量的電容被加到bitline，bitline電壓開始升高，變成Vref+，這樣會(huì)導(dǎo)致Sensing電路不平衡，從而導(dǎo)致SAN有1/2Vcc向負(fù)的方向偏移，SAP向正的方向偏移。

第三步：sense，由于Vref+升高了一點(diǎn)點(diǎn)，導(dǎo)致sense電路的兩個(gè)場效應(yīng)管不平衡，SAN有1/2Vcc向負(fù)的方向偏移，SAP向正的方向偏移，正式進(jìn)入sense階段。

與前一階段access過程合起來，稱為tRCD。

在SAN下降，SAP升高的同時(shí)，bitline這根線也在升高，到第三步結(jié)束的時(shí)候，

總結(jié)

以上是生活随笔為你收集整理的33. DDR2内存内部结构-2的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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