本節(jié)通過硬件描述語言Verilog HDL對(duì)二十進(jìn)制編碼器的描述，介紹Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)。

二十進(jìn)制編碼器及Verilog HDL描述

二十進(jìn)制編碼器是數(shù)字電路中常用的電路單元，它的輸入是代表0~9這10個(gè)輸入端的狀態(tài)信息。輸入信號(hào)為高電平時(shí)，輸出相應(yīng)的BCD碼，因此也稱為10線4線編碼器。其功能表及電路符號(hào)如圖3-1所示。

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圖3-1　二十進(jìn)制編碼器

【例3-1】利用Verilog HDL對(duì)二十進(jìn)制編碼器進(jìn)行設(shè)計(jì)。

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Verilog HDL程序的基本構(gòu)成

從例3-1可以看出，一個(gè)完整的Verilog HDL程序由3個(gè)基本部分構(gòu)成，分別是：模塊端口定義部分、信號(hào)類型說明部分和邏輯功能描述語句部分。其結(jié)構(gòu)圖如3-2所示。

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圖3-2　Verilog HDL程序基本結(jié)構(gòu)

模塊端口定義部分

對(duì)于硬件描述語言來說，一個(gè)程序代表了一個(gè)具有某種邏輯功能的電路，模塊端口定義部分描述了該電路的接口部分的信息，即輸入輸出信號(hào)的信息。

模塊端口定義部分的語法結(jié)構(gòu)如下：

module模塊名(端口信號(hào)1，端口信號(hào)2，端口信號(hào)3，端口信號(hào)4，……);

input[width：0]端口信號(hào)1，端口信號(hào)3，……;

output[width：0]端口信號(hào)2，端口信號(hào)4，……;

程序以關(guān)鍵詞module引導(dǎo)，模塊名是設(shè)計(jì)者對(duì)于設(shè)計(jì)的電路所取的名字，在模塊端口定義的第1行列出了所有進(jìn)出該電路模塊的端口信號(hào)，在第2行和第3行中定義了各端口信號(hào)流動(dòng)方向。流動(dòng)方向包括輸入(input)、輸出(output)和雙向(inout)，[width：0]表示信號(hào)的位寬，如果位寬沒有特別說明，則系統(tǒng)默認(rèn)為1位寬度。

【例3-2】模塊端口定義舉例。

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信號(hào)類型說明部分

在Verilog HDL語法中，信號(hào)共有兩種數(shù)據(jù)類型，分別為：網(wǎng)線類型(net型)和寄存器類型(register型)。在信號(hào)類型說明部分除了要對(duì)輸入/輸出端口的信號(hào)類型進(jìn)行說明之外，還要對(duì)程序中定義的中間量的數(shù)據(jù)類型進(jìn)行說明。

信號(hào)類型說明部分的語法結(jié)構(gòu)如下：

wire[width：0]信號(hào)1，信號(hào)2，……;

reg[width：0]信號(hào)3，信號(hào)4，……;

【例3-3】信號(hào)類型說明舉例。

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邏輯功能描述語句部分

邏輯功能描述語句部分對(duì)輸入/輸出信號(hào)之間的邏輯關(guān)系進(jìn)行了描述，是Verilog HDL程序設(shè)計(jì)中最主要的部分，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。在Verilog HDL語言中，常用的邏輯功能描述語句可以分為以下3種：

例化語句：調(diào)用已進(jìn)行元件化封裝的程序。這種語句常應(yīng)用于層次化設(shè)計(jì)的頂層文件設(shè)計(jì)中。

【例3-4】例化語句舉例。

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該語句分別調(diào)用了一個(gè)非門和與門電路模塊。

連續(xù)賦值語句：描述信號(hào)之間簡單的賦值關(guān)系。在連續(xù)賦值語句中，右邊表達(dá)式使用的操作數(shù)無論何時(shí)發(fā)生變化，右邊表達(dá)式都重新計(jì)算。這類描述通常以關(guān)鍵詞assign引導(dǎo)。

【例3-5】連續(xù)賦值語句舉例。

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該語句描述了輸出信號(hào)與輸入信號(hào)的賦值關(guān)系。

過程語句：以關(guān)鍵詞always、initial等關(guān)鍵詞引導(dǎo)的語句，描述了一定條件下信號(hào)之間的賦值關(guān)系。這種變量數(shù)據(jù)被賦值后，其值保持不變，直到下一次條件具備時(shí)對(duì)它們重新賦值。

【例3-6】過程語句舉例。

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與連續(xù)賦值語句一樣，always和initial也描述了輸出信號(hào)與輸入信號(hào)的賦值關(guān)系，但是這種賦值往往是一種比較復(fù)雜的條件賦值，例如，例3-6就用了if……else語句描述了輸出信號(hào)與輸入信號(hào)的條件關(guān)系。

總結(jié)

以上是生活随笔為你收集整理的你知道Verilog HDL程序是如何构成的吗的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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