顯示譯碼器

• 任務描述
• 相關知識
• • 邏輯原理
  • 共陰數碼管及其電路
• 編程要求
• 源代碼

任務描述

根據所學的組合邏輯及數字電路的知識完成一個16進制7段數碼顯示譯碼器的設計，驗證滿足一個16進制7段數碼顯示譯碼器的規則，根據邏輯真值表和邏輯表達式完成表決功能。熟悉Quartus II的Verilog HDL文本設計流程，掌握組合邏輯電路的設計仿真和硬件測試的方法。最后完善一個16進制7段數碼顯示譯碼器電路的功能描述風格Verilog HDL 代碼。

相關知識

邏輯原理

7 段數碼是純組合電路，通常的小規模專用 IC，如 74 或 4000 系列的器件只能作十進制 BCD 碼譯碼，然而數字系統中的數據處理和運算都是 2 進制的，所以輸出表達都是 16 進制的，為了滿足 16 進制數的譯碼顯示。
7 段譯碼器的輸出信號 LED7S 的 7 位分別接如下圖所示數碼管的 7 個段，高位在左，低位在右。例如當 LED7S輸出為“1101101”時，數碼管的 7 個段： g,f,e,d,c,b,a 分別接 1,1,0,1,1,0,1；接有高電平的段發亮，于是數碼管顯示“5”。注意，這里沒有考慮表示小數點的發光管。
7 段數碼顯示譯碼器設計采用 case 語句對數碼管的七個段分別進行賦值 0 或 1，實現數字的顯示。

共陰數碼管及其電路

編程要求

為了完成判斷學生成績等級的任務，完善編程模塊設計代碼，編寫的程序要能根據不同的輸入能夠得到滿足7段數碼顯示譯碼器顯示輸出。

源代碼

測試平臺：EduCoder

module decl7s_test(a,led7s);input [3:0] a;output [6:0] led7s;reg [6:0] led7s;always @(a) // 請在下面添加代碼，完成7段數碼顯示譯碼器顯示 /* Begin */begin case(a)4'b0000:led7s = 7'b0111111;4'b0001:led7s = 7'b0000110;4'b0010:led7s = 7'b1011011;4'b0011:led7s = 7'b1001111;4'b0100:led7s = 7'b1100110;4'b0101:led7s = 7'b1101101;4'b0110:led7s = 7'b1111101;4'b0111:led7s = 7'b0000111;4'b1000:led7s = 7'b1111111;4'b1001:led7s = 7'b1101111;4'b1010:led7s = 7'b1110111;4'b1011:led7s = 7'b1111100;4'b1100:led7s = 7'b0111001;4'b1101:led7s = 7'b1011110;4'b1110:led7s = 7'b1111001;4'b1111:led7s = 7'b1110001;default: led7s = 7'b0000000;endcaseend /* End */ endmodule

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總結

以上是生活随笔為你收集整理的显示译码器——Verilog HDL语言的全部內容，希望文章能夠幫你解決所遇到的問題。

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