譯碼器設(shè)計(jì)

• 任務(wù)描述
• 相關(guān)知識(shí)
• • 3線-8線譯碼器的功能
  • always語(yǔ)句
  • 事件時(shí)序控制
  • case語(yǔ)句
• 編程要求
• 源代碼

任務(wù)描述

設(shè)計(jì)一個(gè)3線-8線譯碼器。運(yùn)用Verilog HDL進(jìn)行設(shè)計(jì)，完善譯碼器的功能描述風(fēng)格代碼，具備組合邏輯電路的設(shè)計(jì)仿真和測(cè)試的能力。

相關(guān)知識(shí)

3線-8線譯碼器的功能；

如何用always語(yǔ)句、case語(yǔ)句進(jìn)行邏輯功能的描述。

3線-8線譯碼器的功能

譯碼是編碼的逆過(guò)程，3線-8線譯碼器可以將n位二進(jìn)制代碼可譯成2n種電路狀態(tài)。譯碼器框圖如下所示。

always語(yǔ)句

通俗的理解，always就是：一直運(yùn)行。
always過(guò)程從關(guān)鍵字always開(kāi)始，可以連續(xù)多次運(yùn)行，當(dāng)過(guò)程的最后一行代碼執(zhí)行完成后，再次從第一行代碼開(kāi)始執(zhí)行。
一個(gè)模塊中可以包含多個(gè)過(guò)程，各個(gè)過(guò)程相互之間是并發(fā)執(zhí)行的。不過(guò)，過(guò)程不能夠嵌套使用。如果過(guò)程中有多個(gè)語(yǔ)句，則需要使用關(guān)鍵字begin、end或fork、join將它們組成一個(gè)代碼塊。這兩種關(guān)鍵字組合代表著順序代碼塊和并行代碼塊。

事件時(shí)序控制

事件時(shí)序控制的意思是，如果指定的事件發(fā)生，則代碼被觸發(fā)執(zhí)行。它的關(guān)鍵字為@，后面可以加變量或者事件名稱(chēng)。例如：

@(a or b) y = ~a; //當(dāng)a或b其中任意一個(gè)變量發(fā)生變化時(shí)，則將a非賦值給y @(posedge clk) y = 1; //在變量clk的上升沿，將1賦值給y

case語(yǔ)句

case語(yǔ)句是一個(gè)多路條件分支形式，其語(yǔ)法如下：

case(case_expr) case_item_expr{ ,case_item_expr} : procedural_statement . . . . . . [default: procedural_statement] endcase

case語(yǔ)句首先對(duì)條件表達(dá)式case_expr求值，然后依次對(duì)各分支項(xiàng)求值并進(jìn)行比較，第一個(gè)與條件表達(dá)式值相匹配的分支中的語(yǔ)句被執(zhí)行。可以在1個(gè)分支中定義多個(gè)分支項(xiàng)；這些值不需要互斥。缺省分支覆蓋所有沒(méi)有被分支表達(dá)式覆蓋的其他分支。

編程要求

根據(jù)提示，設(shè)計(jì)具有一位使能端的3線-8線譯碼器。當(dāng)使能端為0時(shí)，8位輸出信號(hào)全為0；如果一位使能信號(hào)為1,則輸出高電平有效的譯碼信號(hào)。該譯碼器真值表如下所示。

源代碼

測(cè)試平臺(tái)：EduCoder

//設(shè)計(jì)具有一位使能端的3線-8線譯碼器。當(dāng)使能端為0時(shí)，8位輸出信號(hào)全為0； //如果一位使能信號(hào)為1,則輸出高電平有效的譯碼信號(hào)。 module decoder3e_test(a,ena,y);input [2:0] a;input ena;output [7:0] y; reg [7:0] y;// 請(qǐng)?jiān)谙旅嫣砑哟a,完成設(shè)計(jì)任務(wù) /* Begin */always @ (a or ena)beginif(ena == 1)case(a)3'b000: y = 8'b00000001; 3'b001: y = 8'b00000010; 3'b010: y = 8'b00000100; 3'b011: y = 8'b00001000; 3'b100: y = 8'b00010000; 3'b101: y = 8'b00100000; 3'b110: y = 8'b01000000; 3'b111: y = 8'b10000000; default: y = 8'b00000000;endcaseelsey = 8'b00000000;end /* End */ endmodule

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總結(jié)

以上是生活随笔為你收集整理的译码器设计——Verilog HDL语言的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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