Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和完整的電子數字系統之間。數字系統能夠按層次描述，并可在相同描述中顯示地進行時序建模。
Verilog HDL語言具有設計的行為特性、設計的數據特性、設計的結構組成以及包含響應監控和設計方面的時延和波形產生機制。Verilog HDL語言還提供編程語言接口，通過接口模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。

Verilog HDL語言主要能力

基本邏輯門

用戶定義原語UDP創建的靈活性

開關基本結構模型

提供顯示語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查

可采用三種不同方式或混合方式對設計建模。方法包括：行為描述方式-使用過程化結構建模；數據流方式-使用連續賦值語句方式建模；結構化方式-使用門和模塊實力語句描述建模

Verilog HDL有兩種數據類型：線網數據類型和寄存器數據類型。線網類型表示構件間的物理連線，而寄存器類型表示抽象的數據存儲元件

能夠描述層次設計，可使用模塊實例結構描述任何層次

設計規模任意

使用門和模塊實例化語句在結構級進行結構描述。

可以顯示地并發和定時進行建模

提供強有力的文件讀寫能力

語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產生不同的結果

總結

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