文章目錄

• 1 電源完整性
• • 1.1 電源分配系統(tǒng)（Power Distribution Network，PDN）
  • 1.2 為什么要重視電源的噪聲
  • 1.3 電源的輸出誤差及噪聲誤差
  • 1.4 PDN系統(tǒng)的噪聲來源
  • 1.5 解決電源噪聲-電容去耦
  • • 1.5.1 電容去耦的兩種解釋
  • 1.6 時(shí)域電源噪聲波動(dòng)現(xiàn)象
  • 1.7 頻域電源噪聲分析
  • 1.8 特征阻抗法
• 2 Altium Designer PDN仿真實(shí)戰(zhàn)

1 電源完整性

• 對(duì)于負(fù)載芯片來說，實(shí)際有電流需求的節(jié)點(diǎn)位于封裝內(nèi)部Die上，所有完整的PDN系統(tǒng)既包含了PCB上的部分，又包含芯片封裝上的部分。
• PDN系統(tǒng)主要由以下幾部分組成：
  • VRM（電源芯片或電源模塊）
  • PCB上的電容
  • PCB上的電源和地平面
  • 芯片封裝內(nèi)的電容
  • 封裝內(nèi)的電源和地網(wǎng)絡(luò)
  • Die上的電容

PDN系統(tǒng)

• 對(duì)于整個(gè)PDN系統(tǒng)來說，每一個(gè)部分都會(huì)對(duì)最終的性能產(chǎn)生影響。對(duì)于PCB板級(jí)設(shè)計(jì)來說，盡管可能得不到芯片內(nèi)部PDN系統(tǒng)詳細(xì)信息，但是并不意味著它不起作用，如何將PCB和芯片內(nèi)部的PDN系統(tǒng)進(jìn)行聯(lián)合設(shè)計(jì)也是目前的難點(diǎn)之一。

1.1 電源分配系統(tǒng)（Power Distribution Network，PDN）

• 與低速時(shí)代相比，現(xiàn)代電路對(duì)PDN系統(tǒng)要求更加苛刻，PDN系統(tǒng)的設(shè)計(jì)越來越來困難。

  • 一方面：芯片的開關(guān)速度不斷提高，高頻瞬態(tài)電流的需求越來越大；
  • 另一方面：芯片的功能不斷增加，性能越來越強(qiáng)大，芯片的功耗也隨之增加。

• 在很大的高頻瞬態(tài)電流需求的情況下滿足PDN系統(tǒng)的噪聲要求，為設(shè)計(jì)提出了很大挑戰(zhàn)。PDN系統(tǒng)的作用主要包含兩個(gè)方面：

  • 1）為負(fù)載提供干凈的供電電壓
  • 2）為信號(hào)提供低噪聲的參考路徑（返回路徑）

1.2 為什么要重視電源的噪聲

• 隨著超大規(guī)模集成電路工藝的發(fā)展，芯片工作電壓越來越低，而工作速度越來越快，功耗越來越大，單板的密度也越來越高，因此對(duì)電源供應(yīng)系統(tǒng)在整個(gè)工作頻帶內(nèi)的穩(wěn)定性提出了更高的要求。電源完整性設(shè)計(jì)的水平直接影響著系統(tǒng)的性能，如整機(jī)可靠性，信噪比與誤碼率，及EMI/EMC等重要指標(biāo)。板級(jí)電源通道阻抗過高和同步開關(guān)噪聲SSN過大會(huì)帶來嚴(yán)重的電源完整性問題，這些會(huì)給器件及系統(tǒng)工作穩(wěn)定性帶來致命的影響。PI設(shè)計(jì)就是通過合理的平面電容、分立電容、平面分割應(yīng)用確保板級(jí)電源通道阻抗?jié)M足要求，確保板級(jí)電源質(zhì)量符合器件及產(chǎn)品要求，確保信號(hào)質(zhì)量及器件、產(chǎn)品穩(wěn)定工作。

• 芯片內(nèi)部有成千上萬(wàn)個(gè)晶體管，這些晶體管組成內(nèi)部的門電路、組合邏輯、寄存器、計(jì)數(shù)器、延遲線、狀態(tài)機(jī)、以及其他邏輯功能。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每一個(gè)晶體管提供單獨(dú)的供電引腳是不現(xiàn)實(shí)的。芯片的外部電源引腳提供給內(nèi)部晶體管一個(gè)公共的供電節(jié)點(diǎn)，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。

• 對(duì)內(nèi)部各個(gè)晶體管的操作通常由內(nèi)核時(shí)鐘或片內(nèi)外設(shè)時(shí)鐘同步，但是由于內(nèi)部延時(shí)的差別，各個(gè)晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換過程中。芯片內(nèi)部處于高電平的門電路會(huì)把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時(shí)處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電源噪聲可能會(huì)被放大，并在門電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯(cuò)誤。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會(huì)觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。

• 除了對(duì)芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會(huì)對(duì)其他部分產(chǎn)生影響。比如電源噪聲會(huì)影響晶振、鎖相環(huán)（PLL、DLL）的抖動(dòng)特性，AD轉(zhuǎn)換電路的轉(zhuǎn)換精度等。

1.3 電源的輸出誤差及噪聲誤差

• 絕大多數(shù)芯片都會(huì)給出一個(gè)正常工作的電壓范圍，這個(gè)值通常是±5%。例如：對(duì)于3.3V電壓，為滿足芯片正常工作，供電電壓在3.13V到3.47V之間，或3.3V±165mV。

• 對(duì)于1.2V電壓，為滿足芯片正常工作，供電電壓在1.14V到1.26V之間，或1.2V±60mV。這些限制可以在芯片datasheet中查到。這些限制要考慮兩個(gè)部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。

1.4 PDN系統(tǒng)的噪聲來源

• 穩(wěn)壓電源芯片本身的輸出并不是恒定的，會(huì)有一定的紋波。一旦選好了穩(wěn)壓電源芯片，對(duì)這部分的噪聲我們只能接受，無法控制。LDO具有較好的輸出紋波特性，電源本身輸出噪聲低，供電穩(wěn)定，但是輸出功率不大，轉(zhuǎn)換效率低；DCDC輸出電流大，轉(zhuǎn)換效率高，但是輸出紋波較大。

• 穩(wěn)壓電源無法實(shí)時(shí)響應(yīng)負(fù)載對(duì)于電流需求的快速變化。當(dāng)負(fù)載電流變化頻率超過這一范圍時(shí)，穩(wěn)壓電源無法及時(shí)提供足夠電流，電壓輸出會(huì)出現(xiàn)跌落，從而產(chǎn)生電源噪聲（增加去耦電容）。

• 負(fù)載瞬態(tài)電流在電源路徑和地路徑上產(chǎn)生壓降。瞬間電流供電路徑必然產(chǎn)生壓降，因此負(fù)載的電壓會(huì)隨著瞬態(tài)電流的變化而波動(dòng)，這就是阻抗產(chǎn)生電源噪聲。

• 信號(hào)通過過孔換層也會(huì)引起電源噪聲。

1.5 解決電源噪聲-電容去耦

• 采用電容去耦是解決電源噪聲問題的主要方法。這種方法對(duì)提高瞬態(tài)電流的響應(yīng)速度，降低電源分配系統(tǒng)的阻抗都非常有效。
• 去耦電容設(shè)計(jì)中，總電容量并不是主要考慮因素，甚至可以說去耦網(wǎng)絡(luò)性能好壞和總電容量基本沒什么關(guān)系。去耦電容設(shè)計(jì)關(guān)鍵是要做好電容種類和數(shù)量的搭配，而不是提高總的電容量。盲目的增加總電容量，電路板上電的瞬間會(huì)有很大的電流。可能導(dǎo)致系統(tǒng)不穩(wěn)定。

1.5.1 電容去耦的兩種解釋

從儲(chǔ)能的角度來解釋

儲(chǔ)能等效電路

• 當(dāng)負(fù)載電流保持不變，穩(wěn)態(tài)情況下，負(fù)載芯片處的電壓是恒定的，因此電容兩端的電壓也是恒定，與負(fù)載兩端電壓一致，流過電容的電流I_C為0，負(fù)載電流由電源模塊提供，即圖中I₀。此時(shí)電容兩端存在電壓，因此電容上存儲(chǔ)了相當(dāng)數(shù)量的電荷，其電荷數(shù)量和電容量有關(guān)（Q=U*C）。

• 當(dāng)負(fù)載發(fā)生瞬間變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平轉(zhuǎn)換速度極快，必須在極短的時(shí)間內(nèi)為負(fù)載芯片提供足夠多的電流。但是穩(wěn)壓電源無法很快相應(yīng)負(fù)載電流的變化，電流I₀不會(huì)馬上變化，因此負(fù)載芯片感受到的電壓會(huì)降低。

• 去耦電容也同時(shí)感受到電壓的變化，對(duì)于電容來說電壓變化必然產(chǎn)生電流，此時(shí)電容對(duì)負(fù)載放電，電流I_C不再為0，為負(fù)載提供電流。根據(jù)電容上電壓和電流的關(guān)系：
  $$I=C\frac{dV}{dt}$$

  • 理想情況下，只要電容量C足夠大，放電并為負(fù)載提供瞬態(tài)電流只會(huì)引起電容兩端很小的電壓變化，這樣就保證負(fù)載芯片的電壓變化在容許的范圍之內(nèi)。
  • 儲(chǔ)能電容的存在使負(fù)載小號(hào)的能量得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容充當(dāng)局部電源的角色。

從阻抗的角度來理解

• 去掉負(fù)載芯片，僅觀察供電系統(tǒng)本身，從AB兩點(diǎn)向左看進(jìn)去，穩(wěn)壓電源以及去耦電容組合在一起，可以看成是一個(gè)復(fù)合的電源系統(tǒng)。對(duì)這個(gè)復(fù)合電源系統(tǒng)的要求是：不論AB兩點(diǎn)間負(fù)載的瞬間電流如何變化，都能保證AB兩點(diǎn)間的電壓保持穩(wěn)定，即AB兩點(diǎn)間電壓變化很小。

• 其等效電源模型公式：
  $$\Delta V=Z?\Delta I$$

• 最終目的：不論AB兩點(diǎn)間負(fù)載電流如何變化，都要保持AB兩點(diǎn)間電壓變化范圍很小，這就要求電源系統(tǒng)的阻抗Z很小。

1.6 時(shí)域電源噪聲波動(dòng)現(xiàn)象

• 負(fù)載端觀察到最大噪聲幅度包括兩個(gè)部分
  • IR Drop
  • AC Noise
    

1.7 頻域電源噪聲分析

• 好的電源供電：電源的輸入阻抗較小

• 差的電源供電：電源的輸入阻抗有明顯的諧振！
  

  去耦電容對(duì)電源輸入阻抗的影響

1.8 特征阻抗法

$$Z_{target}=\frac{V_{CC}\times Ripple}{\Delta I_{max}}=\frac{\Delta V_{CC}}{\Delta I_{max}}$$

阻抗對(duì)電壓波動(dòng)的影響

• Ripple為允許的電壓波動(dòng)，典型值通常為5%或3%，Delta I_max為負(fù)載最大瞬間電流變化量。
  

  OptimizePI PDN仿真實(shí)例結(jié)果

  2 Altium Designer PDN仿真實(shí)戰(zhàn)

  利用Altium Designer自帶PDN Analyzer對(duì)電源平面進(jìn)行PDN實(shí)例仿真分析，超經(jīng)典！

總結(jié)

以上是生活随笔為你收集整理的深刻理解电源完整性PI，图文并茂，浅显易懂的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。