前言

EDF文件可以直接導(dǎo)入Vivado，而無(wú)需Verilog源文件。

好處：

（1） 避免沙雕隊(duì)友修改源代碼，則可以直接提交EDF網(wǎng)表文件。

（2） 避免用戶剽竊勞動(dòng)成果。

（3） 對(duì)于無(wú)需更改的設(shè)計(jì)復(fù)用，直接用EDF網(wǎng)表會(huì)賊方便。

軟件版本：Vivado2018.3

流程

生成EDF網(wǎng)表文件

（1）設(shè)置需提交的源代碼的最頂層為T(mén)OP層。可以看到內(nèi)部調(diào)用了2個(gè)IP塊。

（2）在設(shè)置選項(xiàng)的綜合設(shè)置中選中打平整個(gè)設(shè)計(jì)，防止別人看到模塊層次。

設(shè)置-mode out_of_context屬性，表示在該級(jí)不插入任何I/O BUFFERs。

然后運(yùn)行綜合。

（3）tcl控制臺(tái)輸入，導(dǎo)出空殼引腳描述文件。輸出文件名跟頂層名一致。

write_verilog -mode synth_stub F: /clk_top.v

（4）tcl控制臺(tái)輸入，導(dǎo)出綜合后的網(wǎng)表文件。

若不含Xilinx IP則可通過(guò)如下命令生成edf文件：

write_edif F: /clk_top.edf

若含Xilinx IP則需通過(guò)如下命令生成edf文件：

write_edif -security_mode all F: / clk_top.edf

可以看到在F盤(pán)下生成了相關(guān)v和edf文件。

使用EDF網(wǎng)表文件

（1） 在新工程中導(dǎo)入空殼v文件及edf網(wǎng)表文件并在top層例化（需要例化的地方例化）。

（2） 直接綜合適配綁定管腳即可。查看適配結(jié)果，可以看到已經(jīng)適配布線完成。

以上。

總結(jié)

以上是生活随笔為你收集整理的Vivado生成及使用edf文件的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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