可能有的人會說FPGA都用上了，為何還用集成芯片來做DDS，的確是這樣的，用了FPGA配合高速DA

加上外圍的一些模擬電路，DDS一樣可以達到很好的效果。

最近劉大牧剛好做了一塊DDS的小模塊，我就順道拿來用FPGA來實現(xiàn)下吧。(在這里感謝劉大牧同學(xué))

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下面結(jié)合PDF對AD9850作出一些說明

---->> AD9850內(nèi)部功能框圖

上圖中 HIGH-SPEED DDS的內(nèi)部結(jié)構(gòu)如下

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相位累加器32bit，相位寄存器32bit，頻率控制字32bit，相位控制字5bit，相位寄存器輸出32Bit并不是全部輸出到 查找表

而是截斷，留高位13-15位部分作為查詢表地址.正弦查詢表包含一個正弦波周期的數(shù)字幅度信息,每一個地址對應(yīng)正弦波

0°--360°范圍內(nèi)的一個相位點，查詢表把輸入地址的相位信息，映射成正弦波幅度信號然后再截斷到10bit，送DAC輸出模擬量。

注意：

有的PDF上說是正弦查找表，有的說是余弦查找表，米有關(guān)系，相移控制即可，這不是需要過于關(guān)注的地方。

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--->> ?AD9850是一款高度集成了DA和comparator的DDS芯片。分辨率可以達到0.0291HZ。125000000/（2的32次方）=0.0291Hz.

--->> ?頻率字32bit，相位字5bit，通過對5bit的相位字設(shè)置可以得到不同的初始相位。32位的頻率控制制字決定了相位累加器每次累加的相位的數(shù)值，

?? ? ? ? ? 增加的越多則頻率會越高。

---->> AD9850內(nèi)部無倍頻電路，一般是采用外部有源晶振作為標(biāo)稱頻率輸入，外部最大支持的標(biāo)稱頻率為125M(5V供電下)。

?? ? ? ? ? 若3.3V供電,標(biāo)稱頻率最大為110M。AD9850的參考標(biāo)稱頻率不要低于1MHZ，如果低于這個頻率的話，芯片會自動的進入

?? ? ? ? ? 待機模式，以節(jié)省動態(tài)電阻上的漏電流。

---->> AD9851內(nèi)部有倍頻電路，經(jīng)內(nèi)部倍頻后，標(biāo)稱頻率最高支持到180MHZ，外部可以采用低頻率晶振代替。

---->> 支持串行和并行兩種操作方式.

---->> 理論最大輸出信號頻率是標(biāo)稱頻率的1/2.

---->> 電流形式輸出經(jīng)I/V變換后，正弦波信號可直接做頻率信號源，也可以經(jīng)濾波后通過比較器轉(zhuǎn)換成方波作為信號源輸出。

--->> ??通過一個先進的算法將COS所需的DA轉(zhuǎn)換數(shù)值算出來，減少了ROM的開支和降低了消耗

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并行操作時，頻率 相位 控制字的輸入順序。

注意頻率字32位，分4次8bit寫入，同時注意MSB和LSB的位置。

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并行操作時序

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參數(shù)計算

轉(zhuǎn)載于:https://www.cnblogs.com/whut-xxxy/archive/2011/05/23/2050528.html

總結(jié)

以上是生活随笔為你收集整理的AD9850的FPGA实现--理论部分的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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