芯片設(shè)計(jì)分為前端設(shè)計(jì)和后端設(shè)計(jì)，前端設(shè)計(jì)（邏輯設(shè)計(jì)）和后端設(shè)計(jì)（物理設(shè)計(jì)）并沒有同意嚴(yán)格的界限，這個(gè)過程中涉及到了與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。

一、需求分析

? ? ? ? 產(chǎn)品需要解決的問題，預(yù)測(cè)3~5年的趨向和走勢(shì)，確保前瞻性、確保芯片是有賣點(diǎn)的。

? ? ? ? 客戶向fabless(芯片設(shè)計(jì)公司)提出設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求，讓架構(gòu)師可以進(jìn)行細(xì)化。

二、功能架構(gòu)設(shè)計(jì)

? ? ? ? 架構(gòu)師將系統(tǒng)功能進(jìn)行分解和細(xì)化，形成spec規(guī)范（spec文件是配置規(guī)范文件，是RPM軟件包編譯過程的核心，它說明了軟件包如何被配置、打那些補(bǔ)丁、安裝哪些文件、安裝到哪里、安裝過程需要哪些系統(tǒng)級(jí)別活動(dòng)），將設(shè)計(jì)參數(shù)化、具體化。

? ? ? ? 包括處理器架構(gòu)的選擇：ARM、RISC-V；

? ? ? ? 總線接口選擇：AHB、AXI、APB；

? ? ? ? 軟硬件功能的劃分：硬件速度快、性能高、靈活性差。軟件速度慢、性能差、靈活性高、開發(fā)周期短；

? ? ? ? 性能參數(shù)：引腳選擇、電壓頻率、工藝選擇、功耗和溫度范圍。

三、RTL編碼

? ? ? ? 使用硬件描述語言，將模塊功能以代碼來描述實(shí)現(xiàn)。

? ? ? ? 圖形輸入工具：Cadence的composer。

四、功能仿真驗(yàn)證（前仿）

? ? ? ? 功能仿真，對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，檢驗(yàn)設(shè)計(jì)功能的正確性，是否滿足規(guī)格中的所有要求。

? ? ? ? 仿真工具：Modelsim、VCS

五、邏輯綜合

? ? ? ? 基于特定的工藝庫，設(shè)定電路面積、時(shí)序等目標(biāo)參數(shù)得到約束條件，將設(shè)計(jì)的RTL級(jí)代碼映射為門級(jí)網(wǎng)表netlist。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時(shí)許參數(shù)是不一樣的。

? ? ? ? 綜合完成后需要再次做仿真驗(yàn)證（后仿）。

六、STA靜態(tài)時(shí)序分析

? ? ? ? 在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例。

STA工具：Synopsys的Prime Time(PT)。

七、形式驗(yàn)證Formality

? ? ? ? 從功能上對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證，將綜合后的網(wǎng)表與驗(yàn)證后的HDL設(shè)計(jì)對(duì)比，看他們是否在功能上存在等價(jià)性，保證邏輯綜合過程中沒有改變HDL描述的電路功能。

? ? ? ? 形式驗(yàn)證工具：Synopsys的Formality。

后端流程

一、DFT

????????可測(cè)性設(shè)計(jì)，在設(shè)計(jì)中插入掃描鏈。SCAN、Mbist、ATPG技術(shù)。

二、布局規(guī)劃

? ? ? ? 放置芯片的宏單元模塊，在總體上確定各個(gè)功能電路的擺放位置，能影響芯片的最終面積。如IP模塊、RAM、I/O引腳等的擺放位置。

? ? ? ? 工具：IC Compiler

三、時(shí)鐘樹綜合CTS

? ? ? ? 時(shí)鐘的布線，時(shí)鐘分布H型或樹形，使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。

? ? ? ? 工具：PC

四、布線

? ? ? ? 將前端提供的網(wǎng)表實(shí)現(xiàn)成版圖，包括各種標(biāo)準(zhǔn)單元之間的走線。

五、寄生參數(shù)提取

? ? ? ? 由于布線本身存在的電阻，相鄰導(dǎo)線之間的互感、耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲、串?dāng)_和反射。提取寄生參數(shù)再次分析驗(yàn)證，分析信號(hào)完整性問題。

六、物理版圖驗(yàn)證

? ? ? ? 對(duì)布線完成二點(diǎn)版圖進(jìn)行功能和時(shí)序上的驗(yàn)證

????????LVS：版圖和邏輯綜合后的門級(jí)電路圖對(duì)比驗(yàn)證

? ? ? ? DRC：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度。

? ? ? ? ERC：電氣規(guī)則檢查，檢查短路開路。

? ? ? ? 實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計(jì)）問題。物理版圖以GDS II的文件格式交給芯片代工廠（Foundry）在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝測(cè)試，就得到了可使用的芯片。

總結(jié)

以上是生活随笔為你收集整理的数字芯片流程的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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