【开卷】第一期（下） 海思提前批数字芯片笔试(带解析)
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【開卷】第一期：2022海思提前批數字芯片筆試題
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對答案存疑和發現錯誤的，歡迎私信討論
單選題（2分）
1.關于亞穩態的描述錯誤的是（）
A.多用幾級寄存器打拍可以消除亞穩態。
B.亞穩態是極不穩定的，理論上來講處在亞穩態的時間可以無限長。
C.亞穩態穩定到0或者1，是隨機的，與輸入沒有必然的關系。
D.如果數據傳輸中不滿足觸發器的建文時間Tsu和保持時間Th，可能產生亞穩態。
?
答案：A 多級寄存器無法完全消除亞穩態
2.一段程序如下，請問在45這個時刻上，A B的值各是多少（）
fork
begin
A=1；
#20 A=0；
#30 A=1；
#50 A=0;
end
begin
B=1；
#20 B=0；
#30 B=1；
#50 B=0.
End
join
A.0，1
B.0，0
C.1，0
D.1，1
?
答案B fork-join的并行性
3.下列關于綜合的說法哪項是不正確的（）
A.綜合（Synthesis）簡單地說就是將HDL代碼轉化為門級網表的過程
B.綜合由Translation和Mapping兩個步驟組成
C. Mapping把用GTECH庫元件構成的電路映射到某一特定廠家的工藝庫上
D. Translation是指把HDL語言描述的電路轉化為用GTECH庫元件組成的邏輯電路的過程
?
答案B Translation,Mapping,Optimization
4.當功能覆蓋率（Functional Coverage）達到100%，可以說明：（）
A.DUT的功能點已經100%覆蓋。
B.功能覆蓋率（Functional Coverage）對應的DUT響應是正確的。
C.某些令人關注的情況已經得到測試覆蓋。
D.驗證工作可以結束
?
答案C
5.使用相同時鐘沿的同步數字電路，以下因素和最高工作頻率無關的是：（ ）
A.觸發器之間最長的組合邏輯
B.觸發器的建立/保持時間
C.時鐘低電平持續時間
D.邏輯塊間互連布線長度
?
答案C 靜態時序分析基礎
6.同步電路設計中出現setup time不滿足，不可以采用下面哪種措施解決（）
A.增加時鐘頻率
B.減小信號延遲
C. pipeline
D. retiming
?
答案A 靜態時序分析基礎
7.下列說法正確的是
A.設計異步FIFO時采用格雷碼的原因主要是為了省功耗
B.對單比特控制信號打兩拍后可以完全避免了亞穩態
C.異步處理需要考慮發送和接收時鐘之間的頻率關系
D.盡量將異步邏輯和同步邏輯剝離開，分別在不同的模塊中實現
?
答案C 快時鐘域到慢，慢到快，時鐘呈倍數關系等 （D）答案存疑
8.Moore狀態機和Mealy狀態機的差異在（）是否相關。
A.狀態和輸入信號
B.輸出信號和狀態
C.輸出信號和輸入信號
D.狀態和輸出信號
?
答案C Moore型的輸出只與當前狀態有關，而Mealy型的輸出還與輸入相關
9.計算機執行程序時，在（）的控制下，逐條從內存中取出指令、分析指令、執行指令。
A.控制器
B.運算器
C.存儲器
D.I/o設備
 
答案A
10.相互間相位固定且頻率相同的時鐘就是同步時鐘（）
A.正確
B.錯誤
?
答案A
11.下面的verilog代碼：
timescale 1ns/100ps
initial clk=1’b0
always #100clk<= ~clk；
產生的時鐘頻率是：（）
A. 5MHz
B. 10 MHz
C. 100MHz
D. 50MHz
 :
答案A 一個時鐘周期200ns
12.如果該class會被繼承，則該class所有定義的function/task都需要加virtual（）
A.正確
B.錯誤
?
答案B 不用加，加了是為了防止修改內部值
13.bit、logic、reg都是4態數據類型
A.正確
B.錯誤
?
答案B bit是二態
14.關于亞穩態，以下說法錯誤的是（）
A.亞穩態出現的概率與器件工藝，時鐘頻率等有關系
B.亞穩態打兩拍就可以消除
C.數字系統中，信號無法滿足setup和Hold時容易出現亞穩態
D.當一個觸發器進入亞穩態，既無法準確預測寄存器的輸出電平，也很難預測何時輸出才能穩定在某個正確的電平上
?
答案B 多級打拍無法消除亞穩態
15.對于相同位數輸入的變量比較器，大于和小于的面積是一樣的
A.對
B.錯誤
?
答案A
16.以下說法關于低功耗的說法不正確的是：
A.采用合理的power gating方案可以降低功耗。
B.clock gating可以降低芯片功耗
C.通過降低數據的翻轉率可以降低功耗。
D.無論設計大小，一律采用先進工藝。
?
答案D
17.在System Verilog中，調用$write可以自動地在輸出后進行換行。
A.正確
B.錯誤
?
答案B $display自動換行
18.有如下代碼
class C1；
rand int m；
constraint c1_ cons { m<=10；}
endclass
class C2 extends C1；
constraint c1_cons { m>=10；}
endclass
以代碼最終實現的約束效果是（）
A.m>=10
B.m<=10
C.m=10
D.解約束失敗
?
C SV中的約束和類的繼承
19.CPU流水線級數越多，CPU每周期處理的指令數就越多（）。
A.正確
B.錯誤
?
答案B 單周期CPU正確，多周期CPU每周期的指令數和很多因素有關，故X
20.下列哪項不屬于動態功耗? （）
A.電路短路功耗
B.電路翻轉功耗
C.二極管反向電流引起的功耗。
D 反向電流是靜態功耗
?
答案C 反向電流是靜態功耗
21.數字電路中用“1”和“0”分別表示兩種狀態，二者無大小之分（）
A.正確
B.錯誤
?
A
22.芯片的某條時序路徑的保持時間不滿足，可通過降低工作頻率來滿足保持時間（）。
A.正確
B.錯誤
?
答案hold time決定了電路的最低頻率，可以加buffer改進hold time
23.異步處理電路中，兩級觸發器同步方法可以確保第二級寄存器的輸出不出現亞穩態。
A.正確
B.錯誤
答案B
24.一個十進制數-3，定點位寬為4bit，在Verilog語言中分別用2進制補碼表示為
A.4’b1100
B.4’b1101
C.4’b1011
D.4’b0011
?
答案B 求負整數的補碼，將其原碼除符號位外的所有位取反（0變1，1變0，符號位為1不變）后加1
25.systemverilog中類默認的成員屬性是（）
A.private
B.public
C.automatic
D.local
?
B
26.格雷碼的異步處理可以采用直接打拍的方式，在STA時不需要特殊檢查（）
A.正確
B.錯誤
?
A 異步操作不滿足進行STA的基本原則，只能從設計上保證
27.電路和波形如圖，正確輸出的波形是（）
A.2
B.1
C.3
D.4
?
B D觸發器的基本知識（二分頻）
28.某包處理器的工作時鐘為125MHz，在正常工作時，它可以每32個時鐘周期處理個64字節的以太包。則該包處理器的處理性能是（） .
A.2G bps
B.4G bps
C.1G bps
D.250M bps
 :
A 1MHZ=1 000 000 HZ 一個字節8個bit
29.在同步電路設計中，邏輯電路的時序模型如下：
T1為觸發器的時鐘端到數據輸出端的延時，T2和T4為連線延時，T3為組合邏輯延時，T5為時鐘網絡延時：
假設時鐘clk的周期為Tcycle；
假設Tsetup. Thold分別為觸發器的setup time， hold time.
那么，為了保證數據正確采樣（該路徑為multi-cycle路徑），下面哪個等式必須正確：（）
A.T1+T2+T3+T4＜Tcycle- Tsetup +T5，T1+T2+T3+T4＞Thold
B.T1+T2+T3+T4+T5＜Tcycle- Tsetup，T1+T2+T3+T4＞Thold
C.T1+T2+T3+T4＜Tcycle- Tsetup，T1+T2+T3+T4+T5＞Thold
D.T1+T2+T3+T4＜Tcycle- Tsetup+T5，T1+T2+T3+T4＞Thold+T5
?
D setup和hold time 的計算
30.為什么數字電路系統中只使用二進制?
A.自然界的本質決定
B.比十進制更簡單
C.晶體管的特性決定
D.其他都正確
?
答案C
多選題（4分）
1.電路設計中需要關注PPA，分別指（ ）
A.功耗
B.性能
C.面積
D.成本
?
答案ABC PPA的含義
多選題（4分）
2.下述關于覆蓋率收集結果的描述正確的是（ ）
A.代碼覆蓋率高、功能覆蓋率低，需要加強功能點的覆蓋
B.代碼覆蓋率低、功能覆蓋率高，往往是一個危險信號，說明功能覆蓋率建模還不完善
C.功能覆蓋率達到100時，代碼覆蓋率一定已經全部覆蓋
D.代碼覆蓋率高，功能覆蓋率高，往往標志驗證正處于收斂狀態，需要加強各邊界點和異常點的測試
?
答案ABD
多選題（4分）
3.在設計中，可以被用于進行不同時鐘域隔離的memory類型為（ ）
A. two-port Register File
B. single-port Register File
C. single-port RAM
D. dual-port RAM
?
答案AD
多選題（4分）
4.芯片的工作條件主要是指（）
A.工藝
B.電壓
C.溫度
D.濕度
?
答案ABC
多選題（4分）
5.以下哪幾種因素會影響芯片的靜態功耗（ ）
A.工作電壓
B.負載電容
C.工作溫度
D.翻轉活動因子
E.工藝
?
答案ACE 負載電容，翻轉活動因子都是動態功耗
多選題（4分）
6.下面哪些語句是不可綜合的（ ）
A. generate
B. always
C. time
D. initial
E. delays
?
答案CDE
多選題（4分）
7.在IC設計中，復位設計面臨的主要問題包括（ ）
A.時鐘域的同步
B.去毛刺
C.可否做STA檢查
D.對時鐘的依賴程度
?
答案ABCD（存疑，希望有懂得大佬解釋一下）
多選題（4分）
8.下面關于always語句的使用描述正確的是（ ）
A.在組合always模塊中使用阻塞賦值語句
B.在時序always模塊中使用非阻塞賦值語句
C.避免在組合always模塊中敏感信號列表中缺少信號
D.避免敏感信號列表中出現冗余信號
?
答案ABCD
多選題（4分）
9.125MHz時鐘域的多bit信號A[127：0]需要同步到25MHz時鐘域，可能使用的同步方式有（ ）
A.雙向握手
B. DMUX
C.打三拍
D.異步FIFO
?
答案ABD 跨時鐘域傳輸的基本知識
多選題（4分）
10.某個時鐘域的建立時間要求是3ns，保持時間要求是3ns，那么如下幾個寄存器，存在時序收斂問題的是：
A.數據在一個時鐘周期內的連續穩定時間為6ns，且數據在觸發器時鐘有效沿前，保持穩定不變的時間為4ns，
B.數據在一個時鐘周期內的連續穩定時間為8ns，且數據在觸發器時鐘有效沿前，保持穩定不變的時間為4ns，
C.數據在一個時鐘周期內的連續穩定時間為8ns，且數據在觸發器時鐘有效治前，保持穩定不變的時間為2ns，
D.數據在一個時鐘周期內的連續穩定時間為6ns，且數據在觸發器時鐘有效沿前，保持穩定不變的時間的2ns，
?
答案ACD 只有B滿足時序，選不符合的（B 整個連續有效時間為8ns，setup time為4ns,則hold time為4ns）
總結
以上是生活随笔為你收集整理的【开卷】第一期（下） 海思提前批数字芯片笔试(带解析)的全部內容，希望文章能夠幫你解決所遇到的問題。
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