PS：答案是個人整理，拋轉引玉，非常歡迎大家一起討論交流！

單選2分

1.foo-(1<a)foo-1<a的結果一致

A.正確

B.錯誤

解：B

我不會

2.在verilog HDL描述語言中，模塊內使用parameter和define定義的參數(shù)，其作用范圍均局限于模塊內部。

A.正確

B.錯誤

解：A

define不是

3.在Verilog代碼中，對有符號數(shù)進行比特選擇或拼接，其結果是無符號數(shù)

A.正確

B.錯誤

解：B

解釋：Ｂ

1、對于長位寬賦值給短位寬的情況，無論左操作數(shù)、右操作數(shù)是有符號數(shù)還是無符號數(shù)，都是直接截斷高位，而左操作數(shù)二進制所表示的實際十進制數(shù)據(jù)要看左操作數(shù)是無符號數(shù)還是有符號數(shù)，如果左操作數(shù)是無符號數(shù)，直接轉換成十進制即可，如果是有符號數(shù)，則看成2的補碼解釋成十進制數(shù)，這也是實際計算機系統(tǒng)中有符號數(shù)的表示方法。

2、對于短位寬賦值給長位寬的情況，需要對高位進行位擴展，具體是擴展1還是擴展0，記住：完全依據(jù)右操作數(shù)!，具體如下：

1）右操作數(shù)是無符號數(shù)，則無論左操作數(shù)是什么類型，高位都擴展成0；

2）右操作數(shù)是有符號數(shù)，則要看右操作數(shù)的符號位，按照右操作數(shù)的符號位擴展，符號位是1就擴展1，是0就擴展0；

3）位擴展后的左操作按照是無符號數(shù)還是有符號數(shù)解釋成對應的十進制數(shù)值，如果是無符號數(shù)，則直接轉換成十進制數(shù)值，如果是有符號數(shù)，則看成2的補碼解釋成十進制數(shù)；

4）從上面4種情況看出，有符號數(shù)賦值成無符號數(shù)會出現(xiàn)數(shù)據(jù)錯誤的情況，因此要避免這種賦值，而其他情況都是可以保證數(shù)據(jù)正確的。

4.

input clk;input rst_n;wire [1:0] cnt_out;always@(posedge clk or negedge rst_n)beginIf(rst_n==1'b0)begincnt<=3'd0;endelse begincnt <=cnt+3'd1;endendassign cnt_out={2{cnt[2]}}^cnt[1:0];

cnt_out這個計數(shù)器按照什么規(guī)律變化?

A.按照0、0、0、0、0、1、2、3、0、0、0、0、……這樣的規(guī)律計數(shù)

B.始終按照0、1、2、3、0、1、2、3、……這樣的規(guī)律技術

C.按照0、0、0、0、3、3、3、3、0、0、0、0、……這樣的規(guī)律計數(shù)

D.按照0、1、2、3、3、2、1、0、0、1、2、3、……這樣的規(guī)律計數(shù)

解：D?

自己寫一下

5.下面哪項不屬于功能類測試點分解的思路是?

A.芯片接口時序的組合

B.功能對應輸入的范圍，考慮邊界值，等價類等

C.功能對應的行為特性

D.考慮時間上序列關系的影響

解：AD 因為是功能吧，我猜的

[不定項選擇4分]

6.下列行為描述語句可綜合的是：（）

A. assign賦值語句

B. if else條件語句

C. always過程語句

D. for循環(huán)語句

解：ABCD

7. Formality是由Synopsys公司開發(fā)的一種形式驗證（Formal Verification）工具，用于兩個Design之間的等價性驗證。它可以支持如下哪些等價性驗證?

A. RTL級對RTL級

B. RTL級對門級網(wǎng)表

C.門級網(wǎng)表對門級網(wǎng)表

解：不知道

ABC

解析：跟事件驅動模擬器相比，形式驗證能更快的驗證出兩個設計在功能三是否等同，可以實現(xiàn)RTL-RTL,RTL-TO-GATE,GATE-TO-GATE,并且有定位功能，可以幫助找到兩個設計之間功能不同的原因。

8.①: always @(posedge clk or negedge rst_n)begin

if (!rst_n)din_dly<='h0;

eise din_dly<=din;

end

②: always @(posedge clk) begin

din_dly<=din;

end

③: always @(posedge clk) begin

If (!rst_n)din_dly<='h0;

else din_dly<=din;

end

上面三段代碼，說法正確的是：

A.②屬于無復位寄存器，其PPA更優(yōu)

B.③屬于同步復位邏輯，rst_n可能通過組合邏輯連接到寄存器D端。

C.①屬于異步復位邏輯

D.同步復位和異步復位都是在復位時將寄存器狀態(tài)初始化，所以沒有區(qū)別

解：ABC

9.下面哪些會導致代碼不可綜合?

A.在給寄存器賦值時，加了#delay

B.使用了initial語句

C.代碼中包括了運算符= = =

D.使用了generate語句

解：ABC

10.在邏輯設計和STA分析中，主要包含哪些時序路徑

A.寄存器—>組合邏輯—>寄存器

B.輸入管腳—>寄存器—>輸出管腳

C.輸入管腳—>組合邏輯—>寄存器

D.寄存器—>組合邏輯—>輸出管腳

E.輸入管腳—>寄存器—>組合邏輯

解：ABCD

FPGA的設計藝術（4）STA實戰(zhàn)之不同時序路徑的建立保持時間計算_專欄_易百納技術社區(qū)

任何數(shù)字設計均可分為靜態(tài)時序分析的四類路徑。

• 輸入到輸出（I2O）
• 輸入到寄存器（I2R）
• 寄存器到寄存器（R2R）
• 寄存器到輸出（R2O）

在所有這些路徑上一一完成靜態(tài)時序分析。 通過定義該路徑的起點和終點來分別分析每個路徑。

單選2分

11.對于設計中所使用的Pipeline，說法中正確的有

A.使用pipeline會對時序有好處，STA更容易通過。

B.使用pipeline一定可以減少面積。

C.使用Pipeline會導致數(shù)據(jù)延時增加，但如果工作頻率不變，系統(tǒng)的吞吐量不會改變。

D.使用Pipeline可能會導致面積增大。

解：AD

B一般是增加面積

C吞吐量變大

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華為海思2022數(shù)字芯片筆試（帶答案）-面包板社區(qū)

總結

以上是生活随笔為你收集整理的华为海思2022数字芯片笔试题（节选）的全部內容，希望文章能夠幫你解決所遇到的問題。

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