數(shù)字芯片設計流程：

功能驗證之前與工藝庫沒多大聯(lián)系，驗證芯片設計的功能是否正確，針對抽象的代碼進行功能驗證理想值。

一致性驗證確保生成的網(wǎng)表和代碼設計功能一致；DFT之后是數(shù)字后端。

靜態(tài)時序分析，從邏輯綜合開始拿給后端，確保每一個階段沒有問題。

后仿真，證明加入延遲后功能是否正確。

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一、verilog設計

可綜合語句四大關鍵字：always、if-else、assign、case

1、if-else通常被邏輯綜合工具映射為多路選擇器Multiplex。

重構if-else映射硬件結構代碼，減少加法器能減少硬件面積，但是會增加控制語句的延時。

單if語句會被映射為無優(yōu)先級的判斷結構，主要描述多條件判斷結構。（if-elseif-elseif）

多if語句被映射為具有優(yōu)先級的判斷結構，具有優(yōu)先級的多選結構會消耗組合邏輯，不推薦使用。在設計中要求某些信號先到達（關鍵使能信號、選擇信號），有些信號需要后到達（慢速信號、有效時間長的信號），此時需要if-if結構。

2、case：無優(yōu)先級的判斷結構

與單if語句條件互斥，多用于指令譯碼電路。

3、latch：慎用

一般只有異步電路和門控時鐘時候使用。

latch由電平觸發(fā)，非同步控制；DFF由時鐘沿觸發(fā)，同步控制。latch容易產(chǎn)生毛刺，DFF不易產(chǎn)生毛刺。

不完備的條件判斷語句產(chǎn)生latch：if缺少else，case缺少default。

4、full-case和parallel-case原語

full-case：告訴綜合器，當前case結構所列條件已完備，避免latch。

parallel-case：如果case條件不互斥，用這條原語告訴DC，所有條件均互斥，且并行，無優(yōu)先權。

5、邏輯復制：均衡負載

通過邏輯復制，降低關鍵信號的扇出，進而降低該信號的傳播延遲，提高電路性能。

資源順序重排：降低傳播延時。

改進：

面積與速度的互換、乒乓操作、流水線操作

乒乓操作

總結

以上是生活随笔為你收集整理的数字芯片设计流程之verilog设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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