Quartus2簡介

特性概述
全集成設計工具：
多種設計輸入方法
邏輯綜合
布局布線
仿真
時序和功耗分析
器件編程
支持windows,solaris,linux
節點鎖定和網絡許可選項

軟件版本：1，訂購版本，全部支撐。2，網絡版本，支持大部分器件，免費版本

典型的FPGA設計方法
設計規范->設計輸入/RTL編碼（register-transfer level）->RTL仿真（僅僅邏輯，不考慮延遲）->綜合（映射）->布局布線（適配）

典型PLD設計流程
時序分析->門級仿真->PC板仿真和測試

quartus工程
收集相關設計文件和庫
必須有指定的頂層實體
針對單個器件
在Quartus設置文件（.QSF）中存儲設置
利用新工程向導建立新工程
可以由TCL腳本建立

新工程向導
1.設置工作路徑和頂層實體
2.加入文件（可選）
3.選擇EDA工具（可選）
4.選擇目標器件

工程文件(.QPF)
版本
時間戳
有效修訂版本

工程管理
檔案和工程恢復（.QAR）
建立檔案活動日志（.QARLOG）
版本控制和工程交付
復制工程
在新的目錄中的所有文件都直接復制到目標位置

工程修訂
只存儲.QSF
允許設計軟件嘗試不同的選項
允許修訂對比
建立修訂
PROJECT-REVISION

設計輸入
文本編輯器：AHDL,VHDL,Verilog
原理圖編輯器：結構圖文件，圖像設計文件
存儲器編輯器：HEX(INTEL專用),MIF(Altra)
第三方EDA工具：EDIF,HDL,Verilog Quartus映射(.VQM)
支持設計文件混合和匹配

文本設計輸入
提供特性：
HDL文本文件行號
HDL模板預查看
語法著色
輸入文本描述
AHDL(.tdf),VHDL(.vhd,.vhdl),Verilog(.v,.vlg,.verilog,.vh)

HDL模板：Edit-Insert Template
原理圖設計輸入（有助于設計頂層設計實體）
全功能原理圖設計能力
原理圖設計家里
使用原理圖編輯器

宏功能
預制的設計模塊：邏輯門控制器，PLL
優勢：免費安裝，可配置設置，可拖入，加快設計輸入，對altra結構進行與優化
兩種類型
LMP，業界標準
ALT，Altra專用紅功能

MegaWizard插件管理器（可以輕松實現并配置宏功能和IP）
Tools->MegaWizard

EDA接口
和產生網表文件的業界標準EDA工具進行接口
NativeLink接口提供了第三方EDA軟件工具的無縫連接
第三方綜合工具
Mentor Graphics
Synopsys
Synplicity

Quartus編譯
設計文件-分析和細化-綜合（約束和設置-功能網表）-適配器（約束和設置）-匯編器（編程和配置文件）-TimeQuest(時序分析）-EDA網表寫入器（后適配仿真文件）-門級仿真

Porcessing選項
開始編譯
開始分析和細化
開始分析和綜合
啟動適配器
啟動匯編器
開始時序分析
開始IO分配分析
啟動設計助手

編譯標準流程
標準流程
總體上對設計進行編譯
進行全局優化
漸進式編程（新工程默認選擇）
用戶對設計（或設計分區）所選擇的部件何時以及怎么進行編譯（或者重新編譯）
根據后綜合或者后適配網表進行漸進式編譯
自上而下或者自下而上的流程
優勢：縮短編譯時間，保持，改進了編譯結果

編譯消息
綠色一般信息，藍色報警，紅色錯誤
消息抑制功能
標記窗口的suprise中選擇抑制什么樣的信息
查看所有可以抑制的消息
查看/加入/去除抑制規則
查看當前和今后編譯的抑制消息

編譯報告
含有所有的處理信息
資源占用，時序分析，引出文件，信息

芯片規劃期（平面規劃）：用圖形表示設計中所使用的資源
查看布局和鏈接
檢查布線延遲
進行布局分配和ECO改動

綜合和適配控制
使用兩種方法進行控制
利用assignment菜單中setting
存儲在QSF文件中

設置文件QSF(TCL語法）
存儲所有設置和分配
使用TCL語法
用戶可以進行編輯

IO引腳分配
引腳規劃器
分配編輯器
從CSV格式的表單中導入
QSF文件
芯片規劃器（平面規劃）
顯示引腳焊盤距離
顯示內核關系
腳本（TCL）

引腳規劃器
"拖拉"引腳分配
設置引腳IO標準
設置其他的IO相關分配

仿真
支持的仿真方法
Quartus2仿真文件
VWF，矢量波形
VEC，矢量文件
SCF，仿真器通道文件
TBL，表文件
TCL/TK腳本
第三方仿真工具，測試臺

仿真器特性
能夠將VWF轉換至HDL測試臺
生成HDL測試臺模板
支持斷點
自動執行
在波形輸出文件中加入輸出引腳
在仿真最后檢查輸出

波形至測試臺生成器
將VWF轉換至HDL測試臺
File-Export

仿真器測試
模式，輸入文件，周期，選項

仿真器模式
功能：類型RTL,使用預綜合網表
時序：類型（門級或者后布局布線），使用全編譯網表，使用最差情況的時序模型
使用快速時序的時序：與時序相似，使用最好情況的時序模型

仿真器輸入和周期
指定激勵和仿真周期長度，指定激勵文件

在進行功能仿真之前
運行生成功能仿真網表（Processing菜單）
建立預綜合網表（Processing-generate functional simulation netlist)
如果不運行，仿真失敗

啟動仿真
processing菜單->Start Simulation
腳本

仿真報告
顯示仿真波形（和編譯報告詳細）

使用第三方仿真器
生成第三方網表
全編譯-必須進行EDA仿真工具設置
單獨執行過程Processing菜單->Start->Start EDA Netlist Writer
生成文件，不進行全編譯
腳本

編程配置
支持器件編程
打開鏈描述文件（.CDF）-存儲器件編程鏈信息

CDF文件
為編程或者配置列出器件和文件
按照自上而下的順序編程、配置

編程工具條
開始編程
自動探測JTAG鏈中的器件
在鏈上加入/去除/改動器件
在鏈上加入/去除/改動文件
改變臉上文件順序
設置編程硬件

設置編程硬件設置(Hardware setup)

鏈編程模式
JTAG
被動串行
主動串行
In-Socket編程-CPLD和APU中的配置器件

編程選項
編程設置-應用于所有器件
驗證，塊選擇，檢查和擦出-配置器件，MAX2，MAX7000和MAX3000
保密比特和ISP嵌位

其他的quartus2軟件特性
優化指導
RTL/技術查看器
TimeQuest基于路徑的時序分析
PowerPlay功耗分析工具
調試工具

總結

以上是生活随笔為你收集整理的FPGA学习笔记2-Quartus2简介的全部內容，希望文章能夠幫你解決所遇到的問題。

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