FPGA23 PLL 鎖相環(huán)使用及應(yīng)用（專題： PLL 的應(yīng)用場(chǎng)景）

鎖相環(huán)的作用：

①即鎖相環(huán)的一大作用就是對(duì)輸入時(shí)鐘進(jìn)行分頻和倍頻，以得到更高或更低頻率的時(shí)鐘信號(hào)，以供邏輯電路使用(注：接觸過(guò)STM32、其它單片機(jī)的可能有所了解)。

②另外，除了對(duì)時(shí)鐘信號(hào)的頻率進(jìn)行調(diào)節(jié)，還可以對(duì)同一PLL生成的多個(gè)時(shí)鐘的相位進(jìn)行控制，以保證兩個(gè)時(shí)鐘域的邏輯工作時(shí)有確定的時(shí)間（相位）差。

應(yīng)用領(lǐng)域 :

①降低功耗

? 在FPGA系統(tǒng)設(shè)計(jì)中，幾乎所有地方都可以用到PLL，也有些地方是非用到PLL不可。在某些對(duì)系統(tǒng)時(shí)鐘頻率沒有固定要求的系統(tǒng)中，外部晶振輸入的時(shí)鐘可以直接作為邏輯驅(qū)動(dòng)時(shí)鐘，也可以通過(guò)PLL將該時(shí)鐘進(jìn)行降頻，以得到較低的工作時(shí)鐘，在不影響系統(tǒng)功能實(shí)現(xiàn)的前提下降低系統(tǒng)功耗。

②獲取指定頻率時(shí)鐘

? 另外一些應(yīng)用，則必須在指定頻率的時(shí)鐘信號(hào)下才能正常工作，常見于通信協(xié)議類應(yīng)用，如以太網(wǎng)、USB、PCIE等等，在這些應(yīng)用中，必須使用指定頻率的時(shí)鐘信號(hào)，如果沒有剛好滿足條件的外部時(shí)鐘源，則必須通過(guò)片內(nèi)PLL生成相應(yīng)的時(shí)鐘信號(hào)來(lái)進(jìn)行驅(qū)動(dòng)。在某些實(shí)時(shí)性要求較高的應(yīng)用中，如數(shù)字信號(hào)處理，圖像處理等等，提高系統(tǒng)工作時(shí)鐘能夠提升系統(tǒng)的性能，這一類應(yīng)用中，也往往使用PLL進(jìn)行倍頻和分頻，以得到較高頻率的時(shí)鐘，用以提升系統(tǒng)整體性能。

③獲取不同相位（進(jìn)行相位移動(dòng)）

? 再有一個(gè)常見的應(yīng)用就是生成兩路頻率相同，相位不同的時(shí)鐘供SDRAM控制器和SDRAM芯片使用。根據(jù)SDRAM芯片的工作原理，SDRAM控制器的工作時(shí)鐘和SDRAM芯片的工作時(shí)鐘需要保持180°的相位差才能保證正確的讀寫數(shù)據(jù)。所以這里就可以使用PLL的相位控制功能來(lái)產(chǎn)生兩路相位不同的時(shí)鐘，以分別供控制器和SDRAM芯片使用。

Altera 不同系列的FPGA,提供了不同的特性的PLL,包括增強(qiáng)型(Enhanced)、快速型(Fast)、左右型(Left_Right)、頂?shù)仔?Top_Bottom)以及Cyclone備代所具備的PLL類型。

以下為目前所有Altera FPGA系列器件對(duì)應(yīng)支持的鎖相環(huán)類型:

pll基本配置：

配置時(shí)鐘

配置多路時(shí)鐘，不使用就直接next，直到出現(xiàn)finish即可。

我們主要是調(diào)用IP 核獲取不同的時(shí)鐘頻率（eg: 25M 75M 100M 等）

本次實(shí)驗(yàn)主要是熟悉配置IP核的操作，進(jìn)而使用不同的時(shí)鐘

仿真得到的信號(hào)

總結(jié)

以上是生活随笔為你收集整理的FPGA23 PLL 锁相环使用及应用（专题： PLL 的应用场景）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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