Chip上類型完全相同的cell，由于它們所處的位置不同，受到工藝（如掩模、光校準、刻蝕等）、電壓、溫度等因素的影響不同，導致cell對外呈現出的delay也是不一樣的。由于影響的因素較多，delay大體呈現高斯分布的特性。

受到OCV的影響，如果我們單純地只使用best case或worst case去分析時序，就會遺漏如下一些問題。

• Setup問題

對于一條critical的path，只在worst case下分析可能是沒有問題的：

但是如果CLKBUF2的情況要比實際好一點的話（delay），那么就有可能導致setup時間不滿足：

• Hold問題

對于一條延遲很低的path，只在best case或worst case下分析可能是沒有問題的：

但是如果數據路徑比時鐘路徑稍微好一點的話，那么就有可能導致hold時間不滿足：

• Clock Gating問題

?對于上圖所示的Clock Gating，在worst case下分析可能是沒有問題的：

?但是如果寄存器D1的clock to Q時間稍微好一點的話，那么最終生成的clk_gate可能會存在毛刺或者被壓縮的情況：

?因此，我們在做時序分析時，需要利用工具的OCV分析來確保時序在各種情況下都是正確的。

參考：

《My Head Hurts, My Timing Stinks, and I Don’t Love On-Chip Variation》 - Matt Weber

總結

以上是生活随笔為你收集整理的OCV (on-chip-variation)的全部內容，希望文章能夠幫你解決所遇到的問題。

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