生成語句可以動態(tài)的生成verilog代碼，當(dāng)對矢量中的多個(gè)位進(jìn)行 重復(fù)操作 時(shí)，或者當(dāng)進(jìn)行多個(gè)模塊的實(shí)例引用的重復(fù)操作時(shí)，或者根據(jù)參數(shù)的定義來確定程序中是否應(yīng)該包含某段Verilog代碼的時(shí)候，使用生成語句能大大簡化程序的編寫過程。 ???????生成語句生成的實(shí)例范圍，關(guān)鍵字generate-endgenerate用來指定該范圍。生成實(shí)例可以是以下的一個(gè)或多個(gè)類型： ???????（1）模塊；（2）用戶定義原語；（3）門級語句；（4）連續(xù)賦值語句；（5）initial和always塊。 ?????? generate語句有g(shù)enerate-for，generate-if，generate-case三種語句。 generate-for語句 （1) 必須有g(shù)envar關(guān)鍵字定義for語句的變量。 （2）for語句的內(nèi)容必須加begin和end（即使就一句）。 （3）for語句必須有個(gè)名字。 例1：assign語句實(shí)現(xiàn) module test(bin,gray); ?????? parameter SIZE=8; ?????? output [SIZE-1:0] bin; ?????? input [SIZE-1:0] gray; ?????? genvar i;?//genvar i;也可以定義到generate語句里面 ?????? generate ????????????? for(i=0;i<SIZE;i=i+1) ????????????? begin:bit ???????????????????? assign bin[i]=^gray[SIZE-1:i]; ????????????? end ?????? endgenerate endmodule ????? 等同于下面語句 assign bin[0]=^gray[SIZE-1:0]; assign bin[1]=^gray[SIZE-1:1]; assign bin[2]=^gray[SIZE-1:2]; assign bin[3]=^gray[SIZE-1:3]; assign bin[4]=^gray[SIZE-1:4]; assign bin[5]=^gray[SIZE-1:5]; assign bin[6]=^gray[SIZE-1:6]; assign bin[7]=^gray[SIZE-1:7]; 例2: generate ?????? genvar i; ?????? for(i=0;i<SIZE;i=i+1) ?????? begin:shifter ????????????? always@(posedge clk) ???????????????????? shifter[i]<=(i==0)?din:shifter[i-1]; ?????? end endgenerate 相當(dāng)于 always@(posedge clk) ?????? shifter[0]<=din; always@(posedge clk) ?????? shifter[1]<=shifter[0]; always@(posedge clk) ?????? shifter[2]<=shifter[1]; ................. ?????? ...................... always@(posedge clk) ?????? shifter[SIZE]<=shifter[SIZE-1]; generate-if，generate-case和generate-for語句類似。
轉(zhuǎn)載自： http://lihaichuan.blog.51cto.com/498079/1118866

總結(jié)

以上是生活随笔為你收集整理的Verilog的generate的用法的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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