在本周的FPGA生產(chǎn)實習中，我們小組學習使用8×8led點陣實現(xiàn)簡易動畫我使用的quartus為13.0版本，使用芯片為EP1C3T144C8,下面為部分的代碼展示 `bash library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;entity led_88 is port(clkin,resetin:in std_logic;--時鐘，復位信號輸入line:out std_logic_vector(7 downto 0);--點陣列row:out std_logic_vector(7 downto 0)--點陣行); end led_88;architecture behave of led_88 iscomponent gen_div is--分頻元件調(diào)用聲明generic(div_param:integer:=2);--默認是4分頻port(clk:in std_logic;bclk:out std_logic;resetb:in std_logic);end component; component led_display is port(clkin,resetin:in std_logic;--時鐘，復位信號輸入clk_change:in std_logic;clk_cnt:in std_logic;line:out std_logic_vector(7 downto 0);--點陣列row:out std_logic_vector(7 downto 0)--點陣行--); end component;signal clk_cnt:std_logic;--800Hz signal clk_change:std_logic;--4Hz ---- begingen_100k: --分頻產(chǎn)生800hz脈沖gen_div generic map(25000)--50000分頻的,產(chǎn)生800Hz脈沖port map--分頻元件例化(clk=>clkin,resetb=>not resetin,bclk=>clk_cnt); ---- gen_4Hz: --分頻產(chǎn)生4hz脈沖gen_div generic map(6000000)--6000000分頻產(chǎn)生4Hz脈沖port map--分頻元件例化(clk=>clkin,resetb=>not resetin,bclk=>clk_change);--點陣顯示 led_displayU: led_displayport map(clkin=>clkin,clk_change=>clk_change,resetin=>resetin,--時鐘，復位信號輸入clk_cnt=>clk_cnt,line=>line,--點陣列row=>row--點陣行);end behave; 以上為部分代碼，最終實現(xiàn)的簡易動畫為一個移動的箭頭，需要完整代 碼和引腳連接圖的朋友們可以私信我。

總結(jié)

以上是生活随笔為你收集整理的基于VHDL的8×8led点阵的简易动态图画的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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