晶體管的 柵極gate 材料選用 多晶硅polysilicon，并采用 自對準工藝 self-aligned IC后端版圖 【VLSI】

• 基礎：MOS管 通過 柵極上所加的電壓 控制 漏極與源極之間電流
• 晶體管的柵極材料選用多晶硅，并采用自對準工藝
• • 柵極的材料為什么選用多晶硅（polysilicon）？
  • • 歷史：早期的非對準工藝
    • 造成的問題
  • 解決方法：多晶硅（polysilicon）用作 柵極（gate）、自對準工藝的解釋
  • • 解釋一下什么是晶體管里柵極的自對準工藝。
    • Explain the terms self-aligned as it applies to the gate of this transistor.
    • Why make the gate first before making source and drain?
• Reference

??本文為了解決為什么要使用多晶硅作柵極觸點的問題，先介紹了MOS管的工作原理是通過柵極上所加的電壓控制漏極與源極之間電流，然后解釋了柵極的材料為什么選用多晶硅，然后介紹了晶體管里柵極的自對準工藝（Self-Aligned Gate ）。

基礎：MOS管 通過 柵極上所加的電壓 控制 漏極與源極之間電流

MOSFET ( 金屬氧化物半導體場效應晶體管,metal–oxide–semiconductor field-effect transistor)

??在柵-源極間加上正向電壓，即VGS>0，則柵極和硅襯底之間的SiO2絕緣層中便產生一個柵極指向P型硅襯底的電場，由于氧化物層是絕緣的，柵極所加電壓VGS無法形成電流，氧化物層的兩邊就形成了一個電容，VGS等效是對這個電容充電，并形成一個電場，隨著VGS逐漸升高，受柵極正電壓的吸引，在這個電容的另一邊就聚集大量的電子并形成了一個從漏極到源極的N型導電溝道，當VGS大于管子的開啟電壓VT(一般約為 2V)時，N溝道管開始導通，形成漏極電流ID，我們把開始形成溝道時的柵-源極電壓稱為開啟電壓，一般用VT表示。

??總結：控制柵極電壓VGS的大小改變了電場的強弱，就可以達到控制漏極電流ID大小的目的，這也是MOS管用電場來控制電流的一個重要特點，所以也稱之為場效應管。

晶體管的柵極材料選用多晶硅，并采用自對準工藝

??讓我們跳過 SiO2 生長和蝕刻步驟，假設我們有普通的 n 阱和 p 阱區域，看下圖里版圖繪制需要描述的柵極Gate、源極Source、漏極Drain與實際工藝的3D視圖。

??柵極下方的薄柵極氧化物充當摻雜工藝的掩膜，防止在柵極區域（溝道）下方進一步摻雜。因此，此過程使柵極相對于源極和漏極自對準。由于這一切，源極和漏極不會在柵極下方延伸。從而降低寄生電容（Cgd和Cgs）。

??關于CMOS 工藝可詳見本文：CMOS PROCESS FLOW 簡化版總結 CMOS制造工藝流程 IC后端版圖【VLSI】

柵極的材料為什么選用多晶硅（polysilicon）？

歷史：早期的非對準工藝

??第一個用金屬-氧化物-硅制造MOSFET是由Mohamed Atalla和Dawon Kahng在貝爾實驗室于1960 年發明。他們使用硅作為溝道材料和非自對準鋁(Al)柵極。

注意看上圖，柵極區域與源漏區域之間有相當大的重疊區域

??從定義和摻雜 MOS 晶體管的源漏區開始，隨后是定義晶體管薄氧化區的柵極掩模。通過額外的處理步驟，然后將在薄氧化物區域上形成鋁的柵極。由于柵極掩膜相對于源漏掩膜不可避免的錯位，因此需要在柵極區域與源漏區域之間有相當大的重疊區域，以確保薄氧化物區域能夠橋接源極和漏極，即使在最壞的情況下未對準。

造成的問題

因此在柵極與源漏區域之間有相當大的重疊區域，導致柵極到源極和柵極到漏極的寄生電容很大。對性能產生最不利影響的重疊電容是柵漏寄生電容 Cgd，它通過眾所周知的米勒效應將晶體管的柵源電容增加為 Cgd 乘以增益該晶體管所屬的電路。其影響是晶體管的開關速度顯著降低。

由于柵極觸點的材料是鋁，但是鋁無法承受源極和漏極結的常規摻雜所需的高溫，這就限制了，必須得先做源漏，才能再做柵極。步驟在后一步，所以實際操作上就會造成對不準。

• 實際上，解決方法是：用polysilicon換掉鋁，如果多晶硅用作柵極材料，它就不會熔化。然后采用離子注入的方法摻雜。像鋁金屬之類的熔點比較低，承受不了離子注入，所以做不了自對準，高熔點的金屬就可以。

早些時候，金屬柵極的工作電壓在3-5伏的范圍內。但是，隨著晶體管的規模縮小，這確保了器件整體的工作電壓也被拉低。但是早期的鋁材料的柵極工作電壓有很高，在這樣的條件下，具有如此高閾值電壓的晶體管變得無法工作。所以想要一種可以靈活一點可以改變其工作的閾值電壓，也為了低閾值電壓（LVT）的MOS工藝，以提高MOS集成電路的速度和降低功耗。

• 由于多晶硅是一種半導體，它的工作功能可以通過調整摻雜水平來調節。與多晶硅相比，使用金屬作為柵極材料導致了高閾值電壓，因為多晶硅將與體硅通道具有相同或相似的組成。

解決方法：多晶硅（polysilicon）用作 柵極（gate）、自對準工藝的解釋

??柵極下方的薄柵極氧化物充當摻雜工藝的掩膜，防止在柵極區域（溝道）下方進一步摻雜。因此，此過程使柵極相對于源極和漏極自對準。由于這一切，源極和漏極不會在柵極下方延伸。從而降低寄生電容（Cgd和Cgs）。

解釋一下什么是晶體管里柵極的自對準工藝。

??多晶硅柵界定了有源區的邊界，這樣離子注入的時候，多晶硅區域擋住了離子，沒有多晶硅的區域就被注入了離子形成了有源區，相當于離子注入的時候是自動對準有源區。

Explain the terms self-aligned as it applies to the gate of this transistor.

??Self-alignedensures that the gate is naturally and precisely aligned to the edges of the source and drain.

??The gate contact of the polysilicon mask defines the boundary of the active area, so that when the ion is injected, the high temperature resistant polysilicon area blocks the ions, and the area without polysilicon is injected with ions to form the active area, which is equivalent to ion injection when the active area is automatically aligned(self-aligned).

Why make the gate first before making source and drain?

??The misalignment of the gate of a CMOS transistor would lead to the unwanted capacitance which could harm circuit. So to prevent this “Self-aligned gate process” is preferred where gate regions are formed before the formation of source and drain using ion implantation.

Reference

淺談MOS管的工作原理

什么是MOSFET？它的類型、工作原理、電路和應用

Self-Aligned Gate

WIKI-Self-aligned_gate

非常好的比較：Self-Aligned Gate MOSFET

Why is the polysilicon gate CMOS process known as a self-aligned process?

Why is polysilicon used as a gate contact instead of metal in CMOS?

總結

以上是生活随笔為你收集整理的晶体管的 栅极gate 材料选用 多晶硅polysilicon，并采用 自对准工艺 self-aligned IC后端版图 【VLSI】的全部內容，希望文章能夠幫你解決所遇到的問題。

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