計算機組成原理_數據的機器運算

計算機組成原理：數據的機器運算 第四章 數據的機器運算 計算機的主要功能是對數據進行各種加工和處理，包括加、減、乘、除這些基本的算術運算，與、或、非這些基本的邏輯運算，以及由此構成的其它復雜的運算。運算器則是實現這些運算的主要部件。 無論多么復雜的運算，最終都要分解為加法運算來實現。其中，減法運算通過補碼轉化為加法來實現 ；乘、除運算可以轉換為加減運算、移位操作來實現。加法和移位是計算機中最基本的兩種運算操作。 可見，加法器又是運算器的核心部件。在加法器的基礎上增加移位功能，并通過選擇輸入控制條件，就可以實現所有的運算。 本章主要內容 主要內容 算術、邏輯運算的實現 定點加、減運算 數的移位和舍入操作 定點乘、除運算 規格化浮點運算 一、算術邏輯運算的實現 計算機中最基本的算術運算是加法運算，不論加、減、乘、除運算最終都可以歸結為加法運算。所以首先討論最基本、最核心的運算部件——加法器，以及并行加法器的進位問題。 加法器是由全加器和其它必要的邏輯電路組成的，所以我們從全加器開始討論。 1、全加器(FA) 全加器(FA)是最基本的運算單元，由它構成加法器。 全加器有三個輸入量：操作數Ai、Bi、以及低位傳來的進位信號Ci-1 。 全加器有兩個輸出量：本位和Si、以及向高位的進位信號Ci。 全加器的邏輯方程和電路 根據真值表得： Si=Ai⊕Bi⊕Ci-1 Ci=AiBi+(Ai⊕Bi)Ci-1 Si : 本位和 Ci : 向高位的進位 全加器構成加法器 全加器并不存儲信息，可用門電路來實現。用全加器能夠方便地構成加法器。加法器分為串行加法器和并行加法器。 串行加法器只有一個全加器，數據逐位串行送入加法器進行計算。由于運算速度慢，一般不用。 并行加法器則由若干個這樣的全加器構成，各位數據同時運算。并行加法器的位數與操作數的位數相等。并行加法器的最長運算時間主要取決于進位信號的傳遞時間。例如：11…11和00…01相加，最低位產生的進位將逐位影響到最高位. 由此可見，提高并行加法器速度的關鍵是盡量加快進位產生和傳遞的速度。 2、進位產生與傳遞 進位鏈的概念： 并行加法器中的每一個全加器都有一個從低位送來的進位輸入和一個傳送給高位的進位輸出。我們把構成進位信號產生和傳遞的邏輯網絡稱為進位鏈。 進位鏈上每一位的進位表達式為： Ci=AiBi+(Ai⊕Bi)Ci-1 設Gi=AiBi ，稱為進位產生函數 Pi=Ai⊕Bi ，稱為進位傳遞函數 ∴ 進位表達式 Ci=Gi+PiCi-1 串行進位 把n個全加器串聯起來，就可以實現兩個n位數的相加。這種加法器稱為串行進位的并行加法器，串行進位又叫行波進位。 3、并行加法器的快速進位 改進串行進位方式的基本思路是讓各進位同時形成，避免各進位之間的依賴關系。現在來分析一下進位關系。 展開C1=G1+P1C0 ；C2=G2+P2C1 ；… ，Cn=Gn+PnCn-1 得關系式： C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 ┇ 以上進位輸出只與Gi、Pi以及最低進位C0有關，而且不依賴于其低位進位Ci-1的輸入，因此各級進位可以同時產生，形成并行進位。 并行進位的特點 并行進位的特點是各級進位信號同時形成，與字長無關，提高了整體運算速度 。并行進位又叫先行進位。 最長延遲時間僅為2ty。 隨著加法器位數的增加，Ci的邏輯表達式會變得越來越長，輸入變量會越來越多，電路結構也會變得越來越復雜，導致電路實現也越來越困難。 并行進位方式需繼續改進，才能有實用價值。這就是下面要介紹的分組進位方式。 單級先行進位 以16位加法器為例，將其分為4組，每組4位。 在組內，按照并行進位函數直接產生C1～C4，這些進位可同時得到。實現這種進位邏輯的電路稱為4位先行進位電路(CLA)，如74181ALU。 利用這種4位一組的CLA電路和4位全加器可以構成4位CLA加法器。注意，4位CLA加法器包含了兩部分邏輯：4位全加器和4位一組的先行進位鏈，這個組內的進位為一級進位。 在組間，每個組的進位輸入是前一個組的進位輸出，而每個組的進位輸出是下一個組的進位輸入. 單級先行進位(續一) 上述組內并行、組間串行的進位方式也稱為單級先行進位方式，原理如下圖所示。 單級先行進位(續二) 組內并行、組間串行進位的時間圖(16位)如下： 完成進位時間8ty. 進位時間與組數成正比，組數越多，進位時間越長。 多級

總結

以上是生活随笔為你收集整理的机器值计算机组成,计算机组成原理_数据的机器运算.ppt的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。