XILINX FPGA和CPLD管教約束

1、XILINX CPLD引腳配置

打開ISE，這個工程所用的芯片是Coolrunner II CPLD系列的XC2C32A，找到floorplan IO-Pre-Synthesis

雙擊打開之后出現下圖，顯示了引腳的各種約束狀態，這些引腳約束當然是與你的編程代碼是一致的：例如：你的Verilog代碼中的時鐘信號，肯定是輸入信號，所以時鐘引腳肯定得配置成input。

2、FPGA的引腳約束
這是spanrtan6系列的XC6SLX4，打開ISE出現以下界面，找到 IO Pin Planning(PlanAhead)-Post-Systhesis，

雙擊打開出現下圖：最下面的表格欄對應各種約束，可以仔細配置引腳。

謝謝！

總結

以上是生活随笔為你收集整理的XILINX FPGA和CPLD引脚约束步骤的全部內容，希望文章能夠幫你解決所遇到的問題。

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