第1章?ISE系統簡介

1.1?FPGA/CPLD簡介

1.1.1?FPGA/CPLD的基本原理

1.1.2?FPGA/CPLD的特點

1.2?FPGA/CPLD的設計流程

1.3?ISE系列產品的新特點

1.3.1?特點綜述

1.3.2?ISE?5.x的新增特性

1.4?ISE?5.x支持的器件

1.5?ISE?5.x的系統配置與安裝

1.5.1?推薦的系統配置

1.5.2?ISE?5.x的安裝

1.6?ISE?5.x的集成工具及其基本功能

1.7?常用專有名詞解釋

1.8?小結

1.9?問題與思考

第2章?工程管理器與設計輸入工具

2.1?ISE工程管理器──Project?Navigator

2.1.1?Project?Navigator綜述

2.1.2?Project?Navigator的用戶界面

2.1.3?使用Project?Navigator創建并管理工程

2.2?HDL語言的輸入工具──HDL?Editor

2.2.1?HDL?Editor綜述

2.2.2?源代碼輸入的好助手──Language?Templates

2.3?狀態機輸入工具──StateCAD

2.3.1?StateCAD綜述

2.3.2?StateCAD的用戶界面

2.3.3?使用StateCAD設計狀態機

2.4?原理圖輸入工具──ECS

2.4.1?ECS綜述

2.4.2?ECS的用戶界面

2.4.3?使用ECS完成原理圖輸入設計

2.4.4?使用ECS進行混合設計的方法

2.5?IP核生成工具──CORE?Generator

2.5.1?CORE?Generator綜述

2.5.2?CORE?Generator的用戶界面

2.5.3?使用CORE?Generator生成IP核的方法與技巧

2.6?測試激勵生成器──HDL?Bencher

2.6.1?HDL?Bencher綜述

2.6.2?使用HDL?Bencher生成測試激勵

2.7?設計結構向導──Architecture?Wizard

2.7.1?Architecture?Wizard綜述

2.7.2?Architecture?Wizard使用方法

2.8?小結

2.9?問題與思考

第3章?ModelSim仿真工具

3.1?ModelSim的用戶接口

3.2?ModelSim仿真窗口綜述

3.3?仿真環境的建立

3.3.1?仿真庫的命名

3.3.2?仿真庫文件的手動建立

3.4?一個簡單的仿真示例

3.4.1?在ModelSim環境下進行仿真

3.4.2?在ISE集成環境中進行仿真

3.5?混合VHDL/Verilog仿真

3.6?ModelSim中的調試方法

3.7?使用批處理方式進行仿真

3.8?波形比較與WLF文件

3.8.1?創建一個參考的數據集合

3.8.2?修改源文件重新運行仿真

3.8.3?進行波形比較

3.9?SDF時序標注

3.10?仿真中的代碼覆蓋率

3.11?VCD文件

3.11.1?創建VCD文件

3.11.2?使用一個VCD文件重新進行仿真

3.12?問題與思考

第4章?ISE中集成的綜合工具

4.1?新興的高效綜合工具──Synplify/Synplify?Pro

4.1.1?Synplify/Synplify?Pro?的功能與特點

4.1.2?Synplify?Pro的用戶界面

4.1.3?Synplify?Pro綜合流程

4.1.4?Synplify?Pro的其他綜合技巧

4.2?Xilinx最早的合作伙伴──Synopsys綜合工具

4.2.1?設計流程

4.2.2?FE綜合優化過程

4.2.3?FST操作說明

4.3?Xilinx內嵌的綜合工具──XST

4.3.1?XST綜述

4.3.2?XST綜合屬性設置

4.3.3?使用XST的綜合流程

4.4?全局時鐘與第二全局時鐘資源

4.4.1?全局時鐘資源簡介

4.4.2?常用的與全局時鐘資源相關的Xilinx器件原語

4.4.3?Xilinx全局時鐘資源的使用方法

4.4.4?使用Xilinx全局時鐘資源的注意事項

4.4.5?第二全局時鐘資源

4.5?小結

4.6?問題與思考

第5章?約束

5.1?概述

5.2?時序約束

5.2.1?周期約束(PERIOD約束)

5.2.2?偏移約束(OFFSET約束)

5.2.3?專門約束

5.3?分組約束

5.3.1?TNM約束

5.3.2?TNM_NET約束

5.3.3?TIMEGRP約束

5.3.4?TPTHRU約束

5.3.5?TPSYNC約束

5.4?約束編輯器──Constraints?Editor

5.4.1?Constraints?Editor的用戶界面

5.4.2?附加全局約束

5.4.3?附加端口約束

5.4.4?附加分組約束和時序約束

5.4.5?附加專用約束

5.5?引腳與區域約束編輯器──PACE

5.5.1?PACE的用戶界面

5.5.2?附加區域約束

5.5.3?附加I/O引腳約束

5.6?約束文件

5.6.1?約束文件的概念

5.6.2?UCF、NCF文件的基本語法規則

5.7?小結

5.8?問題與思考

第6章?輔助設計工具

6.1?時序分析器──Timing?Analyzer

6.1.1?時序分析器的用戶界面

6.1.2?時序分析器的作用及設計流程

6.1.3?基本時序路徑

6.1.4?時序分析器的使用方法

6.2?布局規劃器──Floorplanner

6.2.1?布局規劃器的用戶界面

6.2.2?布局規劃器的特點及作用

6.2.3?布局規劃設計流程

6.2.4?設計示例

6.3?FPGA底層編輯器──FPGA?Editor

6.3.1?FPGA底層編輯器的用戶接口

6.3.2?FPGA底層編輯器的作用

6.3.3?FPGA底層編輯器輸入輸出文件

6.3.4?FPGA底層編輯器的工作流程

6.3.5?使用FPGA底層編輯器的預備知識

6.3.6?設計示例

6.4?小結

6.5?問題與思考

第7章?XPower、iMPACT和ChipScope?Pro

7.1?XPower

7.1.1?XPower綜述

7.1.2?XPower的用戶界面

7.1.3?用XPower分析功耗

7.2?iMPACT

7.2.1?iMPACT綜述

7.2.2?iMPACT的用戶界面

7.2.3?用iMPACT下載配置文件

7.3?ChipScope?Pro

7.3.1?ChipScope?Pro綜述

7.3.2?ChipScope?Pro?Core?Inserter

7.3.3?ChipScope?Pro?Analyzer

7.4?小結

7.5?問題與思考

第8章?模塊化設計方法

8.1?模塊化設計方法的基本概念

8.2?模塊化設計方法的設計流程

8.2.1?Modular?Design的設計輸入與綜合步驟

8.2.2?Modular?Design的實現步驟

8.3?模塊化設計方法的注意事項與設計技巧

8.3.1?Modular?Design的目錄管理

8.3.2?Modular?Design的常用約束

8.3.3?Modular?Design的設計規模與性能表現

8.3.4?Modular?Design的報告查看

8.3.5?使用XFLOW自動進行模塊化設計

8.4?模塊化設計方法的設計實例

8.5?小結

8.6?問題與思考

第9章?融會貫通──“運動計時表”設計

9.1?示例背景

9.2?多元混合設計輸入方法

9.2.1?新建工程“watch_sc”

9.2.2?使用ECS繪制“cnt60”和“outs3”模塊原理圖

9.2.3?使用Core?Generator生成“tenths”IP核

9.2.4?使用StateCAD設計“stmach_v”狀態機

9.2.5?使用Architecture?Wizard生成時鐘管理模塊“dcm1”

9.2.6?使用語言模板設計“hex2led”和“decode”的HDL源代碼

9.2.7?使用ECS設計頂層原理圖

9.3?測試激勵與行為級功能仿真

9.3.1?使用HDL?Bencher生成測試激勵

9.3.2?調用ModelSim進行行為級功能仿真

9.4?Synplify?Pro和XST綜合方法

9.4.1?使用XST綜合整個設計

9.4.2?使用Synplify?Pro的特色工具分析、優化設計

9.5?設計用戶約束文件與實現結果的分析

9.5.1?使用Constraints?Editor設計UCF文件

9.5.2?使用PACE設計UCF

9.5.3?實現步驟與實現結果分析

9.6?使用ModelSim進行布線后仿真

9.7?使用iMPACT配置FPGA/CPLD

9.8?小結

9.9?問題與思考

總結

以上是生活随笔為你收集整理的cpld xilinx 定义全局时钟_FPGA/CPLD设计工具：Xilinx ISE 5.x使用详解的全部內容，希望文章能夠幫你解決所遇到的問題。

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