目錄

1、CLB

2、Slice

2.1、SLICEM

2.2、SLICEL

2.3、SLICEL Vs SLICEM

3、LUT

4、FF

5、Multiplexers

5.1、MUX（4：1 ）

5.2、MUX（8：1 ）

5.3、MUX（16：1 ）

6、Summary

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Xilinx FPGA 的內(nèi)部結(jié)構(gòu)中最基本的構(gòu)成便是 CLB 了，在更好的利用 Xilinx FPGA 之前，還是有必要更多的了解它的具體組成；

這里以 Xilinx 7 系列 FPGA 為 Base 來介紹它的基本組成單元 CLB，?Xilinx 官方文檔關(guān)于 CLB 的介紹位于：

ug474_7Series_CLB.pdf

1、CLB

CLB 的全稱是 Configurable Logic Block，即可編程邏輯塊，邏輯電路就是靠對 CLB 進(jìn)行配置來實(shí)現(xiàn)各種各樣的電路。一個(gè) CLB 由如下部分組成：

1 個(gè) CLB 包含了稱之為 2 個(gè) Slice 的單元，每個(gè) Slice 之間并沒有直接聯(lián)系，而是都連接到一個(gè)交換矩陣，以訪問通用路由矩陣；既然 CLB 由 2 個(gè) Slice組成，那么接下來看看 Slice 的組成；

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2、Slice

Xilinx 7 系列的 Slice 分為兩類：SLICEL?和 SLICEM，FPGA中三分之二的 slice 是 SLICEL 而剩余的是 SLICEM

SLICEL?和 SLICEM 的區(qū)別主要是組成的資源不一樣，所以他們最終能夠構(gòu)成的東西也有所區(qū)別；

2.1、SLICEM

一個(gè) SLICEM 類型的 slice 的結(jié)構(gòu)

由 SLICEM 的組成，從最左邊開始看，最左邊：

第一列：代表的是 LUT（Look Up Table），它是 CLB 的基本組成單元，可以看到，一個(gè) SLICEM 擁有 4 個(gè) 6 輸入的 LUT（A6：A1），O5、O6 是輸出；

第二列：從下往上看，由 CIN 一直到 COUT，這部分是進(jìn)位邏輯；

第三列：輸入的 D，輸出是 Q，是 D 觸發(fā)器；

第四列：MUX；

第五列：也是 D 觸發(fā)器（上面寫了 FF/LAT，說明也可以配置為鎖存器）；

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2.2、SLICEL

一個(gè) SLICEL 類型的 slice 的結(jié)構(gòu)

可以看到?SLICEL 類型的組成和 SLICEM 的組成基本差不多，仔細(xì)的看第一列呢？SLICEL 的 LUT 上明顯比 SLICEM 的少很多東西，SLICEL 類型只有 A6：A1 和 O5、O6 輸出，而?SLICEM 上內(nèi)容更多；它代表?SLICEM 的 LUT 還可以作為?Distribute RAM（分布式內(nèi)存）和移位寄存器邏輯；

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2.3、SLICEL Vs SLICEM

每個(gè) SLICEL 和?SLICEM 都擁有 4 個(gè) 6 輸入 LUT，進(jìn)位邏輯，以及 MUX 多路復(fù)用，和 8 個(gè) FF，slice 均使用上面的元素來提供邏輯、算術(shù)；

SLICEM 的 LUT?能夠配置為 Distribute RAM（分布式內(nèi)存）和 Shift Register （移位寄存器邏輯） ；

Notes：在組成 CLB 的時(shí)候，有兩種可能，一種是由兩個(gè) SLICEL 構(gòu)成，另外一種是有一個(gè) SLICEM 和 SLICEL；

所以整體來說，CLB 的構(gòu)成如下所示：

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3、LUT

LUT 查找表（Look Up Table）是 Slice 的基本組成部分，Xilinx 7 系列的 FPGA 內(nèi)部每個(gè) CLB 包含兩個(gè) Slice，每個(gè) Slice 都包含 4 個(gè) LUT，這些 LUT 都是 6 輸入的（A1：A6），LUT 的本質(zhì)是 RAM，6 輸入意味著最大尋址是 2^6 也就是 64bit ，您可以將 LUT 想象為有 A1~A6 一共 6 個(gè)地址，可尋址 64bit 內(nèi)容，燒寫的時(shí)候，就是把這 64bit 內(nèi)容準(zhǔn)備好，當(dāng) A1：A6 輸入不一樣，那么尋址的 bit 內(nèi)容也不一樣，那么輸出的 O6 也就不一樣；

7系列FPGA中的函數(shù)發(fā)生器實(shí)現(xiàn)為六輸入查找表（LUT）。slice的4個(gè)函數(shù)發(fā)生器（A，B，C和D）中的每一個(gè)都有六個(gè)獨(dú)立輸入（A輸入A1至A6）和兩個(gè)獨(dú)立輸出（O5和O6）。

1）函數(shù)發(fā)生器可以實(shí)現(xiàn)以下函數(shù)功能：

• 任意定義的六輸入布爾函數(shù)
• 兩個(gè)任意定義的五輸入布爾函數(shù)，只要這兩個(gè)函數(shù)共享公共輸入
• 兩個(gè)任意定義的布爾函數(shù)（3個(gè)和2個(gè)或更少輸入）

2）6 輸入功能使用：

• A1-A6 輸入
• O6 輸出

3）兩個(gè) 5 輸入或更少的函數(shù)使用：

• A1–A5 輸入
• A6 驅(qū)動(dòng)高
• O5 和 O6 輸出

這里需要解釋一下，配置為 1 個(gè) 6 輸入的 LUT 和配置成 2 個(gè) 5 輸入的 LUT 的具體情況：

一個(gè) LUT 如下：

輸入端為 A1~A6，可以尋址 2^6 = 64bits 的位，也就是 6 輸入的 LUT 最終尋址是一個(gè) bit，最終輸出到 O6 上：

當(dāng)配置成為 2 個(gè) 5輸入的 LUT 的時(shí)候呢：

可以看到輸入為 A1~A5，可以尋址就是 2^5=32bits，通過在 64bits 的 LUT 中燒錄不同的 bit，可以做到同樣的 A1~A5 的尋址，對應(yīng)兩個(gè) 32bits 空間存放的內(nèi)容不一樣，導(dǎo)致輸出的 O6 和 O5 分別代表了兩個(gè) 5 輸入的 LUT 的輸出；

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4、FF

每個(gè) slice 有 8?個(gè) FF（ flip-flop 即，觸發(fā)器）。

從 SLICEM 和 SLICEL 的圖解可以看到，中間那一列（4個(gè)）FF 和最后一列的 FF 對比起來，最后一列 FF 多了 “FF/LAT”，有? “FF/LAT” 的 FF 代表可以配置為邊沿觸發(fā)D型觸發(fā)器或電平敏感鎖存器，也就是說，一個(gè) Slice 中的 8 個(gè) FF，其中有 4 個(gè)只能作為 D 觸發(fā)器，另外 4 個(gè)可以配置成為 D 觸發(fā)器，或者鎖存器；

D輸入可以通過 AFFMUX，BFFMUX，CFFMUX 或 DFFMUX 的 LUT 輸出直接驅(qū)動(dòng)，也可以通過AX，BX，CX或DX輸入繞過函數(shù)發(fā)生器的BYPASS slice輸入直接驅(qū)動(dòng)。 當(dāng)配置為鎖存器時(shí)，當(dāng)CLK為低電平時(shí)，鎖存器是透明的。對應(yīng)如下右圖

還有四個(gè)額外的存儲(chǔ)單元，它們只能配置為邊沿觸發(fā)的D型觸發(fā)器。 D輸入可以由LUT的O5輸出驅(qū)動(dòng)，也可以由AX，BX，CX或DX輸入的BYPASS slice輸入驅(qū)動(dòng)。 當(dāng)原始的四個(gè)存儲(chǔ)單元配置為閂鎖時(shí)，這四個(gè)附加的存儲(chǔ)單元將無法使用。對應(yīng)如下左圖

slice 中的兩種配置版本： 4個(gè)寄存器和4個(gè)寄存器/鎖存器

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5、Multiplexers

7系列FPGA中的函數(shù)發(fā)生器和相關(guān)的多路復(fù)用器可以實(shí)現(xiàn)以下功能：

• 使用一個(gè)LUT的 4：1 多路復(fù)用器，每個(gè) Slice 四個(gè) 4：1 MUX
• 使用兩個(gè)LUT的 8：1 多路復(fù)用器，每個(gè) Slice 兩個(gè) 8：1 MUX
• 使用四個(gè)LUT的? 16：1 多路復(fù)用器，每個(gè) Slice 一個(gè) 16：1 MUX

5.1、MUX（4：1 ）

每個(gè)LUT可以配置為4：1 MUX。 4：1 MUX可以通過觸發(fā)器在同一片中實(shí)現(xiàn)。 一個(gè)slice中最多可以實(shí)現(xiàn)四個(gè)4：1 MUX，如下所示：

注意，這里其實(shí)是每一個(gè) LUT 實(shí)現(xiàn)成為 MUX，LUT 的輸入還是 A1-A6 一共 6 個(gè)，使用其中的 4 個(gè) bit 表示輸入的 4 MUX 的 Input 數(shù)據(jù)，使用另外 2 個(gè) bit 作為選通信號！所以一個(gè) LUT 可以做成 4：1 MUX，那么一個(gè) SLICE 就可以做成 4 個(gè) 4：1 MUX 復(fù)用器；

5.2、MUX（8：1 ）

每個(gè) Slice 具有一個(gè) F7AMUX 和一個(gè) F7BMUX。 這兩個(gè)MUX組合了兩個(gè)LUT的輸出，一個(gè)slice中最多可以實(shí)現(xiàn) 2 個(gè)8：1 MUX，如圖所示：

5.3、MUX（16：1 ）

當(dāng)然也可以級聯(lián) 4 個(gè) LUT + F7AMUX + F7BMUX 在?F7AMUX + F7BMUX之后在接連 F8MUX 形成 MUX 16：1 這里不在多說；

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6、Summary

由上所述，可以知道，Xilinx 7 系列（A，K，V，以及 ZYNQ）的 CLB 是衡量 FPGA 的資源的一種標(biāo)桿，并且：

1 個(gè) CLB 含 2 個(gè) Slice

Slice 分為 SLICEL 和 SLICEM（三分之二的slice是SLICEL而剩余的是SLICEM）

1 個(gè) Slice 包含 4 個(gè) 6 輸入的 LUT、8個(gè) FF（4個(gè)D觸發(fā)器，4個(gè)可配D觸發(fā)器和鎖存器）

只有 SLICEM 是配置為?Distribute 64bit-RAM 或者 32bit 的 Shift Register 或者 2 個(gè) 16bit Shift Register。

1 個(gè) CLB 可能是由 2 個(gè) SLICEL 組成，或者有 1 個(gè) SLICEL + 1 個(gè) SLICEM

LUT? 可以級聯(lián)成為 4 個(gè) 1:4的 MUX，或者 2 個(gè) 1:8 的 MUX，或者1個(gè)1:16的 MUX

官方文檔對一個(gè) CLB 的資源描述為：

關(guān)于 Carry Chains、distributed RAM 和 Shift Registers 的詳細(xì)內(nèi)容，在以后的章節(jié)在接著分析，這里需要記住一點(diǎn)，這個(gè)表格中的 2 個(gè) Slices，包含 8 個(gè) LUT，每個(gè) LUT 是 6 輸入的，也就是 64bit，那么 8 個(gè) LUT 不就是 8 x 64bit = 512 bit 啊，為啥只能夠代表 256 的?distributed RAM？因?yàn)橹挥?SLICEM 才能夠被配置成為?distributed RAM，一個(gè) CLB 最多一個(gè) SLICEM，所以need，也就是 256 bits了；

相關(guān)參考：

https://blog.csdn.net/huxiaokai2005/article/details/89460269

https://blog.csdn.net/huxiaokai2005/article/details/89460324

https://blog.csdn.net/vivid117/article/details/102841135

總結(jié)

以上是生活随笔為你收集整理的XILINX FPGA 7系之 CLB/LUT/FF/Multiplexers的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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