1、J-K電路結(jié)構(gòu)

J-K觸發(fā)器是時(shí)鐘邊沿敏感的基本存儲(chǔ)單元。邏輯電路和邏輯符號如下圖所示：
圖1-1：J-K觸發(fā)器電路結(jié)構(gòu)

J-K觸發(fā)器邏輯符號

2、J-K工作原理

在有效時(shí)鐘的脈沖邊沿沒到達(dá)時(shí)，即clk=0，或者clk=1，或者clk由高電平跳轉(zhuǎn)到低電平，與非門G3和G4將J與K端的輸入信號屏蔽，觸發(fā)器狀態(tài)不受輸入信號的影響，維持不變。
在時(shí)鐘上升沿信號到來時(shí)，觸發(fā)器的狀態(tài)將會(huì)隨著J與K的輸入產(chǎn)生相應(yīng)的變化。當(dāng)J=0，K=0時(shí)，觸發(fā)器的狀態(tài)維持不變，Qn=Qn+1.
當(dāng)J=0，K=1時(shí)，觸發(fā)器被置成0狀態(tài)，當(dāng)J=1，K=0時(shí)，觸發(fā)器被置成1狀態(tài)，當(dāng)J=1，K=1時(shí)，觸發(fā)器翻轉(zhuǎn)。由此可以得到觸發(fā)器的特性表：
表2-1上升沿觸發(fā)觸發(fā)器特性表

由特性表可以總結(jié)出J-K觸發(fā)器的特性方程：

由特性方程可知J-K觸發(fā)器的狀態(tài)轉(zhuǎn)換圖：

3、Verilog HDL語言描述J-K觸發(fā)器

JK觸發(fā)器：

module JK_Tri (j,k,clk,Q,Q1);input j,k,clk;output Q,Q1;reg Q;always@(posedge clk)begincase({j,k})2'b00:Q<=Q;2'b01:Q<=2'b0;2'b10:Q<=2'b1;2'b11:Q<=~Q;default:Q<=Q;endcaseendassign Q1=~Q; endmodule

測試代碼：

module JK_Tri_t;reg j,k,clk;wire Q,Q1;initialbeginclk=1'b0;forever #10 clk=~clk;endinitial beginj=1'b0;k=1'b0;#10 j=1'b0;k=1'b0;#20 j=1'b0;k=1'b1;#20 j=1'b1;k=1'b0;#20 j=1'b1;k=1'b1;endJK_Tri U1(.j(j),.k(k),.clk(clk),.Q(Q),.Q1(Q1)); endmodule

仿真波形

總結(jié)

以上是生活随笔為你收集整理的触发器详解——（二）JK触发器的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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