簡述

遇到問題：不知道怎么使用旋轉(zhuǎn)編碼器；不知道判斷左旋右旋；編碼器硬件消抖后還是抖動(dòng)、亂跳，不符合編程預(yù)想結(jié)果。
編程思路：通過信號(hào)打拍進(jìn)行信號(hào)跳變檢測(cè)；當(dāng)一個(gè)端口的跳變時(shí)，判斷另一個(gè)端口的電平狀態(tài)，來判斷是左旋還是右旋；通過計(jì)數(shù)器計(jì)數(shù)來消除編碼器的抖動(dòng)。

正文

最近學(xué)習(xí)FPGA的時(shí)候有用到旋轉(zhuǎn)編碼器，學(xué)習(xí)過程也遇到許多的困難，也有看許多關(guān)于旋轉(zhuǎn)編碼器的文章，不過許多的文章都是關(guān)于C語言的，關(guān)于Verilog的非常少，因此準(zhǔn)備寫一篇FPGA驅(qū)動(dòng)旋轉(zhuǎn)編碼器的文章。代碼親測(cè)可用。

遇到的問題

1、如何判斷左旋右旋；
2、編碼器加了硬件消抖后仍然有抖動(dòng)、亂跳。

編碼器介紹

目前我所遇到的編碼器有兩種，一種是擰動(dòng)一下，端口電平跳變一次；另一種是擰動(dòng)一下，端口產(chǎn)生一個(gè)高電平脈沖。不過兩種編碼器都有共同特點(diǎn)，左旋旋鈕左端口電平先跳變，右旋旋鈕右端口先跳變。（圖片是自己畫的有點(diǎn)簡陋，湊合一下吧）
第一種編碼器

第二種編碼器

硬件電路

這里附上我的硬件電路圖?

?代碼編寫

思路：
通過打拍，再進(jìn)行邏輯判斷，檢測(cè)信號(hào)的上升沿和下降沿。
一個(gè)端口跳變的時(shí)候，判斷另一個(gè)端口的電平。（如左端口出現(xiàn)上升沿時(shí)右端口是低電平代表左擰一次，以此類推。)
通過設(shè)置計(jì)數(shù)器計(jì)數(shù)1ms用于消除信號(hào)抖動(dòng)。（計(jì)數(shù)時(shí)長根據(jù)自己需求修改）

代碼：（親測(cè)可用）

module rotary_encoder (input wire sys_clk ,//時(shí)鐘信號(hào)input wire sys_rst_n ,//復(fù)位信號(hào)input wire left_io ,//左/A端口input wire right_io ,//右/B端口 // input wire button_io ,output reg left_flag ,//左旋單脈沖信號(hào)output reg right_flag //右旋單脈沖信號(hào) // output reg button_flag );parameter CNT_MAX = 16'd49_999;//計(jì)數(shù)1ms//用于打拍 reg left_io1 ; reg right_io1;//計(jì)數(shù)延遲消抖 reg [15:0] cnt_left ; reg [15:0] cnt_right;//穩(wěn)定的電平信號(hào) reg left_deb ; reg right_deb;//用于打拍 reg left_deb1 ; reg right_deb1;//各端口上升、下降沿信號(hào) wire left_pose ; wire right_pose; wire left_nege ; wire right_nege;//左端口計(jì)數(shù)消抖 always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)cnt_left <= 16'd0;else if(left_io != left_io1)cnt_left <= 16'd0;else if(cnt_left == CNT_MAX)cnt_left <= CNT_MAX;elsecnt_left <= cnt_left + 16'd1;always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)left_deb <= 1'b0;else if(cnt_left == (CNT_MAX - 16'd1))left_deb <= left_io1;elseleft_deb <= left_deb;//右端口計(jì)數(shù)消抖 always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)cnt_right <= 16'd0;else if(right_io != right_io1)cnt_right <= 16'd0;else if(cnt_right == CNT_MAX)cnt_right <= CNT_MAX;elsecnt_right <= cnt_right + 16'd1;always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)right_deb <= 1'b0;else if(cnt_right == (CNT_MAX - 16'd1))right_deb <= right_io1;elseright_deb <= right_deb;//打拍 always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)beginleft_io1 <= 1'b0;right_io1 <= 1'b0;left_deb1 <= 1'b0;right_deb1 <= 1'b0;endelsebeginleft_io1 <= left_io ;right_io1 <= right_io ;left_deb1 <= left_deb ;right_deb1 <= right_deb;end//檢測(cè)跳變 assign left_pose = left_deb & (!left_deb1); assign right_pose = right_deb & (!right_deb1); assign left_nege = left_deb1 & (!left_deb); assign right_nege = right_deb1 & (!right_deb);// 左端口上升沿時(shí)，右端口低電平||左端口下降沿時(shí)，右端口高電平 always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)left_flag <= 1'b0;else if((left_pose==1'b1) && (right_deb==1'b0))left_flag <= 1'b1;else if((left_nege==1'b1) && (right_deb==1'b1))left_flag <= 1'b1;elseleft_flag <= 1'b0;// 右端口上升沿時(shí)，左端口低電平||右端口下降沿時(shí)，左端口高電平 always@(posedge sys_clk or negedge sys_rst_n)if(sys_rst_n == 1'b0)right_flag <= 1'b0;else if((right_pose==1'b1) && (left_deb==1'b0))right_flag <= 1'b1;else if((right_nege==1'b1) && (left_deb==1'b1))right_flag <= 1'b1;elseright_flag <= 1'b0;endmodule

我使用的是第一種旋轉(zhuǎn)編碼器，最后的判斷能實(shí)現(xiàn)每擰一次，獲得一個(gè)對(duì)應(yīng)信號(hào)脈沖，當(dāng)然也可以根據(jù)自己的需求拆解開。
注意！如果使用的是第二種旋轉(zhuǎn)編碼器，最后的判斷會(huì)輸出兩個(gè)對(duì)應(yīng)信號(hào)脈沖，需要自己拆開。
這段代碼已實(shí)現(xiàn)左旋和右旋的判斷，還缺少按下的判斷，如有需求，可自行仿照左旋和右旋的代碼邏輯編寫。

希望這篇文章能夠幫助到你，如有不足歡迎各位大佬指正。

總結(jié)

以上是生活随笔為你收集整理的FPGA驱动旋转编码器（Verilog）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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