文章目錄

• 建立時間和保持時間
• • 1. 建立時間和保持時間的概念
  • 2. 建立時間和保持時間如何約束時序電路
  • • 2.1 建立時間約束
    • 2.2 保持時間約束
  • 3. 為什么觸發器會有建立時間和保持時間
  • • 3.1 為什么會存在建立時間
    • 3.1 為什么會存在保持時間

建立時間和保持時間

1. 建立時間和保持時間的概念

• 建立時間t_su：所謂建立時間就是說為了保證D觸發器的輸出是穩定的，數據必須在時鐘上升沿t_su時間之前保持穩定，否則D觸發器的輸出就是不穩定的。

• 保持時間t_hold：所謂保持時間就是說為了保證D觸發器的輸出是穩定的，數據必須在時鐘上升沿來之后繼續保持t_hold時間的穩定，否則D觸發器的輸出就是不穩定的。

2. 建立時間和保持時間如何約束時序電路

第一張圖展示的是基本的數字時序電路的組成，基本延時由兩部分組成。一部分是t_c-q，指的是觸發器從時鐘上升沿到數據穩定輸出的延時；第二部分是t_{comb logic}，就是兩級觸發器之間的組合邏輯的延遲。

2.1 建立時間約束

• 建立時間約束：從上面的時序圖可以看出，一個時鐘周期可以分為三部分：第一部分是t_c-q,第二部分是組合邏輯的延時t_{comb logic}，第三部分是觸發器的建立時間t_su。三者要滿足以下的關系：

T >= t_c-q + t_{comb logic(max)} + t_su 其中組合邏輯的延時應該為所有組合邏輯塊中的最大延時，我們必須考慮電路在延時最大情況下的工作主頻

2.2 保持時間約束

• 保持時間約束：在如圖標識的時鐘的上升沿會同時發生D1和D2的傳輸，由于D2數據有保持時間的要求，所以需要D2在時鐘的上升沿之后仍需保持一段時間，但同時D1也在傳輸，并且經過t_c-q+t_{comb logic}就會追上D2，我們要保證D2不被沖刷掉，所以我們的保持時間約束如下：

t_c-q + t_{comb logic(min)} >= t_hold 這里要考慮組合邏輯延時最小的情況，也就是D1最快追上D2的情況。當保證D1最快的情況下都追不上D2，那么在其它情況下D1也就不可能追上D2了。

3. 為什么觸發器會有建立時間和保持時間

上圖展示的是一個最基本的利用雙穩態結構做成的正沿觸發器內部結構。只有了解了其內部結構才能搞清楚為什么會存在建立時間和保持時間。

3.1 為什么會存在建立時間

• 所謂的建立時間，就是說在時鐘上升沿來之前數據必須穩定的時間，如果數據沒有穩定，那么我的觸發器將采不到這個數據。
  
• 當我們的時鐘上升沿還沒來到的時候，時鐘處于低電平，傳輸們T1被打開，對于前一級鎖存器來說，其對數據D建立雙穩態的時間為I1+T1+I3+I2的延時，即三個反相器的延時t_{pd_inv}加上一個傳輸們的延時t_{pd_tx}，然后當時鐘上升沿來了之后，時鐘變為高電平，傳輸們T2被打開，輸入數據D成功到達QM，此即為成功采樣數據D。
• 換言之，當輸入數據D在時鐘上升沿來之前沒有到達傳輸們T2，那么當時中上升沿來之后，第一級的雙穩態就不能建立起來，那么此時QM采樣的數據將會是不確定的，也就是說此次采樣數據D失敗。
• 所以，該寄存器的建立時間就是t_su = 3 x t_{pd_inv} + t_{pd_tx}

3.1 為什么會存在保持時間

• 所謂維持時間，就是說時鐘上升沿之后輸入數據仍需保持穩定一段時間，否則數據也會采樣失敗。

• 在這里的情形下，當時鐘變為高電平時，傳輸們T1關斷。由于D輸入和CLK在到達T1之前都需要經過一個反相器，所以在時鐘變為高電平之后輸入上的任何變化都不會影響輸出。所以維持時間是0。
• 但是如果clk后面跟了三個反相器，那么clk變為高電平之后，其需要經過三個反相器延時才能關斷傳輸們T1，而數據D則經過一個反相器延時就到達了T1，所以如果此時輸入數據D變化的話其實是可以直接通過傳輸們T1被后級電路采樣的。所以這種情況下在時鐘上升沿來之后輸入數據D仍需要保持兩個反相器的延時2 x t_{pd_inv}。即該寄存器的保持時間為t_hold = 2 x t_{pd_inv}。

總結

以上是生活随笔為你收集整理的建立时间和保持时间的全部內容，希望文章能夠幫你解決所遇到的問題。

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