臺(tái)積電5nm光刻技術(shù)

在IEEE IEDM會(huì)議上，臺(tái)積電發(fā)表了一篇論文，概述了其5nm工藝的初步成果。對(duì)于目前使用N7或N7P工藝的客戶來說，下一步將會(huì)采用此工藝，因?yàn)檫@兩種工藝共享了一些設(shè)計(jì)規(guī)則。新的5nm制程使用了臺(tái)積電的第五代FinFET技術(shù)，在7納米基礎(chǔ)上提供一個(gè)完整的工藝節(jié)點(diǎn)，并使用EUV極紫外光刻技術(shù)擴(kuò)展到10多個(gè)光刻層，與7納米相比減少了生產(chǎn)總步驟。
關(guān)鍵數(shù)字
如果只是來了解關(guān)鍵數(shù)字的，那答案就在這里。臺(tái)積電表示，5nm EUV工藝使得晶體管密度增加到大致1.84倍，能效提升15%，功耗減少30%。目前的測(cè)試芯片（包括256 Mb的SRAM和一些邏輯單元），平均良率80%，峰值良率達(dá)到90%以上，不過這些芯片相對(duì)簡(jiǎn)單，如果放到復(fù)雜的移動(dòng)芯片上，良率要低得多。該技術(shù)2020年上半年量產(chǎn)，基于5nm的芯片在2020年下半年面世。

臺(tái)積電的7nm工藝在使用高密度庫時(shí)，每平方毫米可生產(chǎn)近1億個(gè)晶體管，約為9627萬個(gè)，這意味著5nm應(yīng)該是每平方毫米1.7714 億個(gè)晶體管左右。
詳解良率
作為風(fēng)險(xiǎn)試產(chǎn)的一部分，代工廠會(huì)生產(chǎn)大量的測(cè)試芯片，以驗(yàn)證其新工藝可以達(dá)到預(yù)期。對(duì)于5nm制程，臺(tái)積電披露了兩種測(cè)試芯片：一種基于SRAM，另一種結(jié)合了SRAM、邏輯單元和IO單元。
對(duì)于SRAM測(cè)試芯片，臺(tái)積電展示，同時(shí)具有高電流（HC）和高密度（HD） SRAM單元，單元面積分別為25000 nm2和21000 nm2。臺(tái)積電正積極推廣其HD SRAM單元，號(hào)稱其面積是有史以來最小的。
對(duì)于第二種組合測(cè)試芯片，臺(tái)積電表示該芯片由30%的SRAM、60%的邏輯(CPU/GPU)和10%的IO組成。在這個(gè)芯片中SRAM大小為256Mb，這意味著可以計(jì)算出其面積。在21000 nm2的情況下，一個(gè)256 Mb SRAM的die面積為5.376 mm2。臺(tái)積電表示，這個(gè)芯片不包括自我修復(fù)電路，不需要添加額外的晶體管來實(shí)現(xiàn)這一功能。如果SRAM占整個(gè)芯片的30%，那么整個(gè)芯片面積在17.92 mm2左右。
對(duì)于該芯片，臺(tái)積電公布的平均良率約為80%，單晶圓峰值良率超過90%。了解了良率和芯片面積之后，可以使用一個(gè)計(jì)算器來推斷缺陷率。為了簡(jiǎn)單起見，假設(shè)芯片是正方形的，可以通過調(diào)整缺陷率使之等于80%的良率。使用計(jì)算器，一個(gè)300mm晶圓可以生產(chǎn)3252顆面積為17.92 mm2的芯片。80%的良率意味著每個(gè)晶圓有2602個(gè)完好芯片，相當(dāng)于每平方厘米有1.271個(gè)缺陷。

一個(gè)17.92 mm2的芯片并不能代表現(xiàn)代高性能芯片。新工藝上的第一個(gè)芯片通常是移動(dòng)處理器，特別是高性能的移動(dòng)處理器，可以分?jǐn)傂鹿に嚨母哳~成本。近年來，這些芯片的尺寸越來越大（主要是為了支持調(diào)制解調(diào)器），如在7nm EUV上構(gòu)建的麒麟990 5G面積超過100 mm2，接近110 mm2。至于AMD的Zen 2芯片，由于采用非EUV的工藝，反而更適合遷移到5nm EUV，然而這種遷移要到后面才會(huì)出現(xiàn)，并將使用高性能的非密集的庫。
在這種情況下，讓以100 mm2的移動(dòng)處理器芯片為例，同樣，假設(shè)芯片為正方形，每平方厘米1.271的缺陷率對(duì)應(yīng)32.0%的良率。這對(duì)于處于風(fēng)險(xiǎn)試產(chǎn)階段的工藝來說結(jié)果是非常好的。100 mm2芯片的良率達(dá)到32.0%，對(duì)于一些想要搶占先機(jī)的早期用戶來說已經(jīng)足夠了。
（如果將此缺陷率對(duì)應(yīng)到尺寸為10.35×7.37mm的Zen 2芯片，這相當(dāng)于41.0%的良量。）

臺(tái)積電測(cè)試芯片：CPU和GPU頻率
當(dāng)然，一個(gè)測(cè)試芯片的良量可能意味著任何事情。一個(gè)成功的芯片可能只是“啟動(dòng)”，而缺陷率并沒有考慮到這個(gè)工藝下的功耗和頻率。作為公布的一部分，臺(tái)積電還提供了測(cè)試芯片的電壓-頻率對(duì)應(yīng)關(guān)系圖。

對(duì)于CPU，在0.7 V下通過測(cè)試的頻率為1.5 GHz，在1.2 V下可以達(dá)到3.25 GHz；對(duì)于GPU，在0.65 V下通過測(cè)試的頻率為0.66 GHz，在1.2 V下可以達(dá)到1.43 GHz。
可能會(huì)說這些并不是特別有用：CPU和GPU的設(shè)計(jì)是非常不同的，一個(gè)深度集成的GPU可能因?yàn)樵O(shè)計(jì)不同在相同的電壓下只能運(yùn)行于更低的頻率。不幸的是，臺(tái)積電沒有透露使用什么作為CPU/GPU的測(cè)試用例，這通常取決于工藝節(jié)點(diǎn)的領(lǐng)頭合作伙伴是誰。
IO范例：PAM4
未來芯片的關(guān)鍵能力之一是支持多種通信技術(shù)，在測(cè)試芯片中，臺(tái)積電還包括一個(gè)收發(fā)器，用于支持高速的PAM-4。

已經(jīng)在其它工藝中看到了112 Gb/s的收發(fā)器，在這里臺(tái)積電能夠以0.76 pJ/bit的能效實(shí)現(xiàn)112 Gb/s。進(jìn)一步推動(dòng)帶寬，臺(tái)積電能夠在眼圖的容許公差內(nèi)得到130 Gb/s，但此時(shí)能效為0.96 pJ/bit。對(duì)于任何基于PAM-4的技術(shù)（如PCIe 6.0）來說都是一個(gè)好兆頭。
使用EUV：減少掩模數(shù)量
TSMC的大量工藝都基于193nm的ArF浸沒式光刻技術(shù)，在越來越復(fù)雜的工藝上掩模數(shù)量一直在膨脹：28 nm制程有30-40道掩膜，14nm/10nm制程有70多道掩膜，有報(bào)道稱一些前沿工藝技術(shù)已經(jīng)超過100道掩膜。在這次發(fā)布中，臺(tái)積電表示將在超過10層的設(shè)計(jì)中廣泛使用EUV，這將首次減少新工藝節(jié)點(diǎn)的掩模數(shù)量。

EUV的優(yōu)點(diǎn)是能夠用一個(gè)EUV步驟替換四到五個(gè)標(biāo)準(zhǔn)的非EUV掩膜步驟。而另一方面，單個(gè)EUV機(jī)器（每道掩膜每小時(shí)175片晶圓）的吞吐率比非EUV機(jī)器（每道掩膜每小時(shí)300片晶圓）低得多，但是EUV的速度應(yīng)該乘以4-5才能得到相比較的吞吐率。有人說，臺(tái)積電廣泛使用EUV將大幅減少掩模數(shù)量，可是最終，掩模數(shù)量只是一個(gè)小小的下降。

如果假設(shè)16FFC工藝大約有60道掩膜，那么10FF工藝大約為80-85道掩膜，7FF則是90-95道掩膜。有了5FF和EUV，這個(gè)數(shù)字又回到了75-80，而沒有EUV，這個(gè)數(shù)字可能是110+。最近的報(bào)道稱，ASML在2019年的訂單發(fā)貨上落后了，計(jì)劃在2020年再生產(chǎn)25-27臺(tái)，而需求量至少為50臺(tái)。
5nm下的晶體管類型
IEDM的論文中描述了七種可供客戶使用的晶體管，包括高端的eVT和低端的SVT-LL，這里有一系列的選項(xiàng)，可以根據(jù)漏電和所需的性能來使用。

三種主要類型是uLVT、LVT和SVT，都是低漏電(LL)的衍生體；eLVT位于曲線頂部，從uLVT到eLVT的跳躍幅度還是比較大的。
設(shè)計(jì)-技術(shù)協(xié)同優(yōu)化(DTCO)的效果
在今年的IEDM上，DTCO的使用非常明顯。總之，DTCO本質(zhì)上是芯片設(shè)計(jì)基礎(chǔ)上工藝優(yōu)化的一個(gè)分支。很容易設(shè)計(jì)整體芯片，然后把它實(shí)現(xiàn)在硅片上，為了獲得最佳PPA(性能/功耗/面積)，需要優(yōu)化考慮使用的工藝節(jié)點(diǎn)。這種協(xié)同優(yōu)化的效果可能是非常顯著的：另一個(gè)工藝節(jié)點(diǎn)對(duì)應(yīng)PPA的提升不可小覷，同時(shí)還意味著需要時(shí)間去實(shí)現(xiàn)。
DTCO的一個(gè)缺點(diǎn)是，當(dāng)應(yīng)用給定的工藝或設(shè)計(jì)時(shí)，意味著未來任何工藝節(jié)點(diǎn)的第一代在技術(shù)上都比上一代的整體最佳版本差，或者充其量是等價(jià)的，但是要昂貴得多。因此，為了更好地改進(jìn)以前的工藝技術(shù)，至少需要對(duì)新節(jié)點(diǎn)應(yīng)用新一代DTCO，這樣會(huì)延長(zhǎng)新節(jié)點(diǎn)的推出時(shí)間。
英特爾、臺(tái)積電，還有在某種程度上三星，都對(duì)特定產(chǎn)品的每個(gè)新工藝(以及每個(gè)工藝變體)應(yīng)用某種形式的DTCO。至少對(duì)臺(tái)積電而言，某些公司可能受益于某些DTCO改進(jìn)的專有權(quán)，以幫助這些公司獲得額外的性能增益。這意味著如果一個(gè)新的工藝節(jié)點(diǎn)沒有附帶DTCO，就不值得發(fā)布，因?yàn)闆]有人會(huì)想要它。
值得慶幸的是，TSMC在IEDM的5nm論文中直接提到了DTCO的主題。5nm測(cè)試芯片采用了DTCO，而不是強(qiáng)制采用設(shè)計(jì)規(guī)則，設(shè)計(jì)規(guī)則的可伸縮性使得芯片面積減少了40%。因此總面積為17.92 mm2的測(cè)試芯片，本來面積應(yīng)該為25.1 mm2，良率為73%，而不是80%。聽起來效果并不顯著，與此同時(shí)，DTCO的應(yīng)用使得密度增加1.84倍，速度提升超過15%，同時(shí)功耗減少30%。

總結(jié)

以上是生活随笔為你收集整理的台积电5nm光刻技术的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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