原語，即primitive。不同的廠商，原語不同；同一家的FPGA，不同型號的芯片，可以也不一樣；原語類似最底層的描述方法。使用原語的好處，可以直接例化使用，不用定制IP；即可通過復制原語的語句，然后例化IP，就可使用；Xilinx是通過直接修改原語中的參數(shù)再例化IP來使用；Xilinx公司的原語分為10類，包括：計算組件，IO端口組件，寄存器/鎖存器，時鐘組件，處理器組件，移位寄存器，配置和檢測組件，RAM/ROM組件，Slice/CLB組件，G-tranceiver。下圖所示為UG799中對原語的分類列表。

項目中實際用到了串并轉(zhuǎn)換，時鐘BUFF，因此選擇部分重點講解，具體可以參考UG799和對于手冊，如IO可以參考UG471。

1.串并轉(zhuǎn)換 OSERDESE2

OSERDES 7系列設備專用于并行串行轉(zhuǎn)換器，具有特定的時鐘和邏輯資源，旨在促進高速資源同步接口的實現(xiàn)。每個OSERDES模塊都包含用于數(shù)據(jù)和三態(tài)控制的專用序列化器。可以采用單數(shù)據(jù)率（SDR）和雙數(shù)據(jù)率（DDR）模式進行配置。數(shù)據(jù)串行化可以達到8：1（如果使用OSERDESWidthExpansion，則可以達到10：1或14：1）。3-state序列器可以達到4：1。具體實現(xiàn)10bit轉(zhuǎn)串行數(shù)據(jù)：

在Language Templates ----->Verilog里面可以搜索對應原語；

// OSERDESE2 : In order to incorporate this function into the design, // Verilog : the following instance declaration needs to be placed // instance : in the body of the design code. The instance name // declaration : (OSERDESE2_inst) and/or the port declarations within the // code : parenthesis may be changed to properly reference and // : connect this function to the design. All inputs // : and outputs must be connected.// <-----Cut code below this line---->// OSERDESE2: Output SERial/DESerializer with bitslip// Artix-7// Xilinx HDL Language Template, version 2017.4wire [1:0] shift_data;OSERDESE2 #(.DATA_RATE_OQ("DDR"), // DDR, SDR The DATA_RATE_OQ attribute defnes whetherdataisprocessedassingle datarate(SDR)ordoubledatarate (DDR).其中SDR是只上升沿采樣或下降沿采樣，DDR只上升沿和下降沿同時采樣；.DATA_RATE_TQ("DDR"), // DDR, BUF, SDR------------同理控制三態(tài)的.DATA_WIDTH (4 ), // Parallel data width (2-8,10,14).INIT_OQ(1'b0), // Initial value of OQ output (1'b0,1'b1)，給0 給1其實都可以.INIT_TQ(1'b0), // Initial value of TQ output (1'b0,1'b1).SERDES_MODE("MASTER"), // MASTER, SLAVE.SRVAL_OQ(1'b0), // OQ output value when SR is used (1'b0,1'b1) ---SR:復位.SRVAL_TQ(1'b0), // TQ output value when SR is used (1'b0,1'b1).TBYTE_CTL("FALSE"), // Enable tristate byte operation (FALSE, TRUE).TBYTE_SRC("FALSE"), // Tristate byte source (FALSE, TRUE).TRISTATE_WIDTH(1) // 3-state converter width (1,4)，該數(shù)據(jù)必須查手冊，不同位寬和采樣模式對應數(shù)據(jù)不一樣)OSERDESE2_inst1 (.OFB( ), // 1-bit output: Feedback path for data，返回的數(shù)據(jù)，不使用時可以留空.OQ(OQ), // 1-bit output: Data path output，輸出的串行數(shù)據(jù)// SHIFTOUT1 / SHIFTOUT2: 1-bit (each) output: Data output expansion (1-bit each)，輸出類型未使用時可以空著.SHIFTOUT1( ),.SHIFTOUT2( ),.TBYTEOUT( ), // 1-bit output: Byte group tristate,三態(tài)的可空著.TFB(TFB), // 1-bit output: 3-state control.TQ(TQ), // 1-bit output: 3-state control.CLK(sys_clk_5x), // 1-bit input: High speed clock.CLKDIV(sys_clk_1x), // 1-bit input: Divided clock// D1 - D8: 1-bit (each) input: Parallel data inputs (1-bit each).D1(Data_in[0]),.D2(Data_in[1]),.D3(Data_in[2]),.D4(Data_in[3]),.D5(Data_in[4]),.D6(Data_in[5]),.D7(Data_in[6]),.D8(Data_in[7]),.OCE(1'b1), // 1-bit input: Output data clock enable，輸出時鐘使能，始終讓他為1即可.RST(sys_rst), // 1-bit input: Reset// SHIFTIN1 / SHIFTIN2: 1-bit (each) input: Data input expansion (1-bit each).SHIFTIN1(shift_data[0]),.SHIFTIN2(shift_data[1]),// T1 - T4: 1-bit (each) input: Parallel 3-state inputs,三態(tài)輸入端，沒有用到統(tǒng)一填0.T1(0),.T2(0),.T3(0),.T4(0),.TBYTEIN(0), // 1-bit input: Byte group tristate.TCE(0) // 1-bit input: 3-state clock enable);// End of OSERDESE2_inst instantiation

下圖描述TRISTATE_WIDTH的選取：

與10bit并轉(zhuǎn)串代碼段中還應添加OSERDESE2_inst2，與此類似稍作修改即可，不再贅述。

2. 單端信號轉(zhuǎn)差分信號：OBUFDS

如果直接用下面的邏輯生成則會出現(xiàn)p端邏輯和n端邏輯差一個反相器，路徑延時不一致，指示差分結(jié)果出錯； assign diff_data_p = data_ser; assign diff_data_n = ~data_ser;

同樣可以使用原語：OBUFDS

OBUFDS #(.IOSTANDARD("DEFAULT"), // Specify the output I/O standard.SLEW("SLOW") // Specify the output slew rate) OBUFDS_inst (.O(O), // Diff_p output (connect directly to top-level port).OB(OB), // Diff_n output (connect directly to top-level port).I(I) // Buffer input );

3. IBUFG和IBUFGDS（IO）

IBUFG即輸入全局緩沖，是與專用全局時鐘輸入管腳相連接的首級全局緩沖。所有從全局時鐘管腳輸入的信號必須經(jīng)過IBUF元，否則在布局布線時會報錯。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多種格式的IO標準。IBUFGDS是IBUFG的差分形式，當信號從一對差分全局時鐘管腳輸入時，必須使用IBUFGDS作為全局時鐘輸入緩沖。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多種格式的IO標準。

舉例說明：差分時鐘芯片輸入的100MHz時鐘，作為FPGA的全局時鐘。

IBUFGDS #(.DIFF_TERM ("TRUE" ),.IBUF_LOW_PWR ("FALSE")) u_ibufg_clk_100 (.I (FP_CLK_100M_P),.IB (FP_CLK_100M_N),.O (clk_100m ));

總結(jié)

以上是生活随笔為你收集整理的Xilinx原语的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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