文章目錄

• 1. ESL
• 2. 驗證的分類及相關工具
• • 2.1 驗證方法的分類
  • 2.2 動態驗證及相關工具
  • 2.3 靜態驗證及相關工具
• 3. 邏輯綜合及綜合工具
• 4. 可測性設計與工具
• 5. 布局布線工具
• 6. 物理驗證及參數提取與相關工具
• • 6.1 物理驗證分類
  • 6.2 參數提取
• 7. 著名EDA公司與工具介紹

因為轉ic，對EDA工具不甚了解。閱讀《SOC設計方法與實現》第三章SOC設計與EDA工具。

1. ESL

Electronic System Level：電子設計系統級

• 功能設計：功能模型，輸入輸出端口，通信，控制流
• 基于應用的架構設計
• 基于平臺的架構設計：建立硬件平臺的虛擬原型機

ESL用 C/C++/SystemC/Systemverilog 建模
軟硬件協同驗證工具有Mentor的Seamless和Carbon Design System的SoC designer。Mentor的Catapult可實現C++到RTL的綜合。

2. 驗證的分類及相關工具

2.1 驗證方法的分類

動態驗證：仿真、激勵

靜態驗證：形式驗證，需要有正確模型參考

2.2 動態驗證及相關工具

動態驗證的仿真工具主要有電路級仿真工具和邏輯仿真工具。

電路級仿真工具
模擬晶體管級的行為特性，主要用于模擬電路的設計。
（1）SPICE（Simulation program with integrated circuit emphasis）HSPICE/PSPICE/Or CAD/Electronics Workbench等EDA工具都基于SPICE開發。
（2）NanoSim
Synopsys開發的針對模擬、數字和混合信號設計驗證的晶體管級仿真工具。結合了TimeMill和PowerMill中的仿真工具，可完成時序分析和功耗分析。

邏輯仿真工具
仿真行為級，RTL級和門級網表的數字電路。
（1）基于事件的仿真器
算法多采用事件驅動方式。仿真器在時鐘內部或在時鐘邊界上捕獲事件。
（2）基于周期的仿真器
VCS：結合周期算法和事件驅動算法，完全支持標準的Verilog HDL語言和SDF。
Modelsim：支持VHDL和Verilog混合仿真。

2.3 靜態驗證及相關工具

通常先靜態驗證再動態仿真，確定具體行為正確性。

形式驗證工具

采用匹配點并比較點之間的邏輯完成等效性檢查（Equivalence Check）
通常用來比較RTL代碼與布局布線后提取的網表邏輯功能是否一致，加入掃描鏈之前與之后的網表在正常工作模式下的功能是否一致，并對ECO修正之前的網表與ECO修正之后的網表比較。
EDA工具包括S家Formality及C家Encounter Conformal Equivalent Checker.

靜態時序分析工具
S家Primetime
靜態時序分析技術通過輸入一定的設計約束來靜態檢查設計的時序功能，而不需要加入相應的測試向量進行邏輯功能仿真。通過路徑計算延遲的總和，并比較相對于預定時鐘的延遲。
可識別建立/保持時間，最小和最大跳變延時，時鐘脈沖寬度和時鐘畸變，門級時鐘的瞬時脈沖檢測，總線競爭和總線懸浮錯誤，不受約束的邏輯通道。另外，一些靜態時序分析工具還能計算經過導通晶體管，傳輸門和雙向鎖存的延遲，并能自動對關鍵路徑，約束性沖突，異步時鐘域和某些瓶頸邏輯進行識別和分類。

3. 邏輯綜合及綜合工具

S家Design Compiler

綜合：硬件的行為描述轉換到電路結構。將RTL級描述轉換為門級網表。

• RTL轉化為為優化的布爾描述
• 優化布爾方程
• 把優化的布爾描述映射為實際邏輯電路

EDA工具的綜合策略：

以速度為目標的綜合策略

成本盡可能低的綜合策略

速度和成本折衷的綜合策略

EDA工具的優化策略：

器件復用，可能會降低速度

時序重排

狀態機重新編譯

4. 可測性設計與工具

驗證的矢量基于事件或時鐘驅動，測試的矢量基于故障模型。測試的目的主要是檢查芯片制造過程中的缺陷。

測試矢量集有有窮舉矢量集，功能矢量集和基于故障模型的測試矢量集。

可測性涉及到可控制性和可觀察性。

內部掃描測試
內部時序存儲邏輯單元連接成移位寄存器。
支持掃描測試的工具有S家DFT Compiler及M家DFT Advisor。

自動測試矢量生成 APTG Automation Test Pattern Generation
APTG采用故障模型，通過分析芯片的結構生成測試向量，進行結構測試，篩選出不合格的芯片。APTG和掃描測試工具配合使用，可同時完成測試矢量的生成和故障仿真。
支持產生APTG的工具有M家Fastscan和S家TetraMAX.

存儲器內建自測試（Memory Built-in-self-test）

電路自己生成測試向量，用于RAM，ROM，Flash等存儲設備中。
支持BIST的工具有M家的mBISTArchitect和S家SoCBIST。

邊界掃描測試 Boundary Scan
實現芯片級，板級和系統級測試，最主要的功能是進行板級芯片的互聯測試。該結構主要包括TAP控制器組和寄存器組。寄存器組包括邊界掃描寄存器，旁路寄存器，標志寄存器和指令寄存器。主要端口為TCK, TMS, TDI, TDO。
支持邊界掃描的自動設計工具有M家的BSD Architect和S家的BSD Compiler。

5. 布局布線工具

對標準單元及子模塊的位置和相互連接進行合理規劃，使最后得到的芯片具有短連線長度和小布局布線面積。

EDA工具的布局布線流程：

布局規劃 Floorplan

布局，器件的放置 Placement

時鐘樹綜合 Clock Tree Synthesis 保證每個模塊及每個寄存器的時鐘輸入的相位誤差最小，插延時單元

布線 Routing

布局布線工具有S家Astro.

6. 物理驗證及參數提取與相關工具

物理驗證是IC設計最后一個環節，是電路設計與工藝設計的接口。

6.1 物理驗證分類

設計規則檢查 DRC Design Rule Check
版圖設計一旦完成，必須進行設計規則檢查以確保版圖設計的正確性。

電氣規則檢查 ERC Electronic Rule Check
在版圖設計中執行，檢查電路開路，短路及浮動點等。

版圖電路圖同一性比較 LVS Layout versus Schematic
確認版圖和原理圖是否一致。

6.2 參數提取

經過P&R，版圖設計后，根據工藝特點和參數，提取出包含描述各種線上電阻，電容及寄生電阻的網表文件。提取出的網表文件可以作為LVS的版圖信息文件，也可以用來后仿真（Post-layout Simulation）

1D提取：連線在垂直方向上的寄生RC參數。

2-D提取：考慮垂直方向和水平方向的寄生電容。

3-D提取：成為趨勢

7. 著名EDA公司與工具介紹

主要有Synopsys, Cadence, Mentor Graphics, Magma，都有各自獨立的流程與相應工具，以及各個設計周期中主要EDA產品。

這些工具各自都有自己的特點和特長，有一些已經成為工業界的標準。例如，Synopsys的靜態時序分析工具Prime-time、晶體管級電路模擬仿真軟件HSPICE、邏輯綜合工具Design Compiler、Cadence的全定制芯片流程軟件包ICFB，以及Mentor的DRC&LVS工具Calibre。

目前，隨著EDA軟件功能越來越強，各大EDA公司都已推出了RTL到GDSII的完整工具包。這樣大大減少了使用不同工具所帶來的數據格式不同等問題，如Synopsys的Galaxy平臺、Candence公司的SoC Encounter、Magma公司的Blaster等。

總結

以上是生活随笔為你收集整理的【EDA工具】的全部內容，希望文章能夠幫你解決所遇到的問題。

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