各种小芯片Chiplet的机遇
各種小芯片Chiplet的機遇
進入后摩爾定律時代，先進封裝成為半導體產業的新顯學，小晶片的異質整合商機更是眾廠商磨刀霍霍的兵家必爭之地。
在半導體芯片制造的過程中，當芯片從晶圓廠被生產出來之后，必須經過最后一道非常關鍵的步驟，才能變成具備不同功能的元件，這個步驟就是：封裝測試。所謂封裝，將晶片連上印刷電路板或其他電子元件，讓訊號與電流能夠順利地傳遞，測試則是在芯片制作過程的各個階段，進行不同程度的檢測，確認晶片的可靠度以及良率，兩者都是在晶片制造的過程當中不可或缺的重要程序。
在封裝的同時，為了能夠達到更高的效能，晶片整合就成為各廠商著重發展的重中之重，先前因為受限于異質芯片整合（Heterogeneous Integration）的制程存在著不小的差異，兩者整合起來的良率也相對偏低，再加上過去封裝廠多半采取分工模式，以致制程大多仍然是以同質晶片整合為主?；谂_灣半導體供應鏈完善，又具備頂尖晶圓代工的產業優勢，臺灣的封裝廠商在同質芯片整合的布局已行之有年，確實可以說是相當成熟。
先進封裝市場爆發式成長
在后摩爾定律時代對晶片性能要求持續提升的帶動之下，半導體產業的供應鏈廠商，日益增加在先進封裝領域的投資，根據市場知名研究機構Yole日前發表的先進封裝市場報告，預測2020～26年間，先進封裝市場將以年復合成長率7.9％的強勁氣勢大幅成長，到2025年為止，市場營收就將突破420億美元的規模水準，大約是傳統封裝市場預期成長率的三倍之多，以2.5D/3D堆疊ＩＣ、嵌入式芯片封裝（Embedded Die; ED）和扇出型封裝（Fan-Out; FO）為成長最快的三大技術平臺，年復合成長率分別為二一％、十八％和十六％。
確實，隨著晶圓代工產業逐漸邁向高階制程，制程越來越精密，尤其進入七納米后，能夠整合的項目就比以往更加多元，包括邏輯電路（Logic）、射頻（RF）電路、MEMS（微機電）、感測器（Sensor）等等各種不同的芯片在內，都需要被整合在同一個封裝當中。提供異質芯片整合制程的整體解決方案就理所當然地躍上臺面，成為整個半導體產業未來的發展趨勢，
所謂異質芯片整合制程，就是將各種不同小芯片（Chiplet）包括了記憶體及邏輯芯片等，透過先進封裝制程緊密集合在一起。隨著先進制程的不斷發展，原先傳統的２Ｄ封裝已經無法達到相關的需求，芯片廠商逐漸轉向3D IC，如WoW（Wafer-on-Wafer）、甚至CoW（Chip-on-Wafer）等的技術研發，這種新型態的３Ｄ堆疊晶片制程技術就替異質芯片整合帶來了更多發展的想像空間。
過去是將同質晶粒封裝在一起，現在則是把兩個、甚至多個不同性質的電子元件（如邏輯芯片、感測器、記憶體等）整合進單一封裝里；或從芯片的布局下手，利用2.5D/3D等多維度空間設計，將不同電子元件堆疊、整合在一個芯片中，解決空間限制，達到改善功耗和效能、大幅縮小體積的效果。
一旦整合的項目增加，相關制程的復雜度與難度也就隨之大幅成長，為使芯片變得更加輕薄短小達到終端的要求，半導體產業確實迎來更多需要系統單芯片整合的挑戰，衍生出了系統封裝（System in Package）的相關商機，綜觀現在所有一線的半導體業者，包括：臺積電、三星（Samsung）、英特爾（Intel）在內，也都致力于異質芯片整合制程的發展。
若是從當前各廠商的布局來看，從專門委外的封測代工廠（OSAT）到晶圓代工廠，針對布局異質整合封裝技術，確實都是磨刀霍霍、各擁優勢，封測廠主要布局SIPon Substrate、低密度扇出型晶圓級封裝（FOWLP）以及高密度晶圓級封裝等，同時，也有封測廠布局2.5D IC；晶圓代工廠則是主要布局高密度晶圓級封裝、2.5D Interposer和3D IC等等。
臺積電打造「3D Fabric」平臺
為了維持公司居于業界的領先地位，過去只將目光專注在晶圓代工業務的臺積電從2009年起，開始跨入封裝領域，結合先進制程的晶圓代工，以提供客戶從前段晶圓代工到后段封測的一條龍統包服務，將目標鎖定在人工智能（ＡＩ）及高效運算（ＨＰＣ）市場，如今布局先進封裝技術領域多年終于迎來開花結果之時。
目前臺積電已經量產的兩大封裝技術分別是InFO（整合扇出型封裝）及CoWoS（基板上晶圓上芯片封裝）。InFO封裝技術其實就是先前因為制程良率始終無法提升，所以并未獲得相關半導體廠商的大量采用的FOWLP（Fan-Out Wafer level Package）。一直到臺積電以FOWLP技術為基礎加以改良，并于一五年提出InFO技術，將十6納米的邏輯SoC芯片和DRAM芯片做整合，才算是正式獲得市場的認同。由于該技術可達到功耗較低的效果，能強調散熱，可以符合體積小、高頻寬的應用，特別適合用在智能手機、平板電腦和物聯網芯片之上，因此，在臺積電2016年正式量產后就被應用在不少終端產品之上。
回過頭來看，臺積電成功量產2.5D先進封裝制程，提供客戶一系列InFO晶圓級封裝技術，針對高效能運算晶片提供CoWoS封裝制程的成果，可說是宣告著半導體業已經進入下一個全新世代。近來，針對先進封裝的布局，臺積電更是頻頻在各大公開場合向市場報喜，日前在「Semicon Taiwan 2021線上論壇」當中，臺積電就宣布目前已將先進封裝相關技術整合為「3DFabric」平臺，前段技術包含整合芯片系統（SoIC），后段組裝測試相關技術包含InFO以及CoWoS系列，可讓客戶們自由選配。
針對目前的產業狀況，臺積電營運／先進封裝技術暨服務副總經理廖德堆也直言，隨著先進制程邁向三納米以下的更先進技術前進的同時，系統整合單芯片（System on Integrated Chips；SoIC）的小芯片先進封裝技術就成為這當中不可或缺的解決方案，臺積電運用小晶片整合技術，讓2.5D異質封裝提升芯片效能，換句話說，小晶片的異質芯片設計已經成為當前半導體市場的新顯學。
為了加快布局小芯片先進封裝技術，目前臺積電正積極打造創新的3D Fabric先進封測制造基地，到時候廠房將會具備先進測試、SoIC和2.5D先進封裝的產線，進度最快的SoIC可望導入機臺，至于2.5D先進封裝廠房則是計畫將在2022年到位，臺積電針對小芯片異質整合及先進封裝積極卡位布局的企圖心不言而喻。
日月光手握產業優勢
國內封裝龍頭大廠日月光投控當然也不遑多讓，挾帶著在封裝領域當中耕耘多年的優勢，日月光在SiP先進封裝技術可說是已握有先機，確實，日月光從最早期的傳統釘架式封裝、ＱＦＮ（四方平面無引腳）、球柵陣列封裝、高階覆晶封裝及扇出型封裝的2.5D或3D都有相當豐富的經驗，將上述技術一字排開來，全都可以替客戶進行異質整合的系統級封裝，提供客戶一條龍的服務，各地客戶委托進行異質整合案越來越多，未來將成為下一階段的成長動能。
算一算Chiplet的成本！
Chiplet最近可謂是風口正勁，但是芯片行業并不是簡簡單單比拼誰能做出來就可以，需要通過大規模量產催動行業更新，要考慮產品良率、封裝良率、各種成本等等。在這個前提下，只有chiplet折算能夠明顯超過傳統soc方案，才能夠被非常好的推廣。專門算算錢。數據皆真實可考，一部分獲取于2021年自己的芯片加工與封裝等，一部分借助于chiplet產業聯盟所獲取。
摘要/導讀
多芯片集成技術被業界廣泛認為是摩爾定律的延續，節省成本是其廣為人知的優勢之一，但是很少有工作能夠定量地展示多芯片集成系統對比單芯片的成本優勢?；谌N典型的多芯片2.5D集成技術，建立了一個定量的多芯片系統成本模型，提出了一套分析方法，從良品率提高、芯片和封裝復用以及異構集成等多方面分析了多芯片系統的成本效益。文章被Design Automation Conference (DAC) 2022錄用。清華交叉院博士研究生馮寅瀟是該論文的第一作者，清華大學交叉院助理教授馬愷聲是該論文的通訊作者。
近年來，包括AMD、intel和華為在內的工業界推出了大量的多芯片集成產品，多芯片架構的經濟性已逐漸成為人們的共識。然而，在實踐中，由于封裝成本和Die-to-Die互連接口的開銷，多芯片系統的成本優勢并不容易實現。與傳統的單芯片系統相比，多芯片集成系統的成本計算變得更加復雜，如果不經過認真評估，盲目采用多芯片架構，會導致更高的成本。因此，建立一個名叫“Chiplet精算師”的成本模型，利用此模型對多芯片集成系統的成本效益進行了精致的評估，回答了架構設計者所面臨的諸多難題：
? 該采用何種封裝集成方案？
? 該把整個系統拆成多少小芯片？
? 是否應該在多個系統間復用封裝？
? 如何復用芯片？
? 如何發揮異構集成的優勢？
具體的模型細節和考慮因素見最后。
來看看用以上成本模型得到的一些結論：
1.不是所有的芯片在經濟上都適合用Chiplet技術。
這張圖中的9個柱狀圖，都是RE Cost（recurring engineering cost，可以理解成不考慮一次性投入，生產一片芯片的錢），橫向是14nm，7nm，5nm，縱向是幾個chiplets封裝。
再看一個詳細的圖，上圖中7nm，5個chiplets拼一起放大版。圖的橫軸是面積，縱軸是單位面積成本。四種封裝方式為：SoC，MCM封裝，InFO，2.5D封裝。
如果在200平方毫米以下，沒有必要做chiplets。真正有收益的時候在800平方毫米以上的大芯片。這是為什么今天超大的芯片用chiplets方案，因為經濟上確實是更合適的。
另外，伴隨先進封裝而來的大量測試、封裝成本，極先進的封裝都非常昂貴，甚至數倍于硅的成本，首要解決的是能不能做大芯片的問題。未來隨著封裝價格的下降，chiplets路線會越來越有收益。
MCM和InFO成本相對更低，更劃算，預計基于先進封裝里面的基礎封裝的芯片會更早起量。
2.多芯片集成在越先進工藝下(如5nm)越具有顯著的優勢，在800mm2面積的單片系統中，硅片缺陷導致的額外成本占總制造成本的50%以上。對于成熟工藝(14nm)，盡管產量的提高也節省了高達35%的成本，但由于D2D接口和封裝開銷(MCM：>25%，2.5D：>50%)，多芯片的成本優勢減弱。
3.雖然制造成本是需要考慮的主要成本，但一次性投入的成本往往是決定性的，特別是對于沒有巨大產量保障的產品。對于單個系統，單獨做每個小芯片，都存在很高的一次性投入成本，如流片時掩膜板的成本，因此多芯片架構導致總的一次性投入成本非常高(50萬產量時占到總成本的36%)。對于5nm系統，當產量達到2千萬時，多芯片架構開始帶來回報。
如果單一企業想要靠著自研全部的小芯片來搭建芯片，只有一款芯片的話，并不劃算。但是確實能帶來比如高中低檔次芯片的搭配等優勢。
一次性投入成本可以伴隨著小芯片的復用，得到巨大的收益。
復用：通過許多探究實驗發現，多芯片架構的成本優勢需要通過充分利用復用和異構來實現。把常見的多芯片復用架構分為三類：單芯片多系統（SCMS）、一中心多拓展（OCME）和固定插座多組合（FSMC）。
1.對于SCMS架構，由于芯片復用，與單芯片系統相比，芯片大量節省了一次性投入成本。該復用方案的最大優點是只需要一個芯片，無需制造多個芯片即可立即生效，這種架構適用于同一產品線不同等級的產品。
2.OCME架構相比SCMC，使得異構工藝成為可能，如果把多個系統共用的對先進工藝不敏感的模塊放在落后工藝的中心硅片上，可以帶來巨大的收益，許多包含了DDR、PCIe等模塊的系統都可以采用此架構。數據中的Pkg-reused的概念是封裝復用，如一個基板上可以放4個，實際上只放了2個die，另外兩個die用dummy die填充以解決散熱和應力問題。這樣封裝不是最大化利用的，總體更加劃算了。
3.對于FSMC架構，把復用可能性最大化了，復用的芯片越多，一次性投入成本攤銷的收益就越大。當可復用性得到充分利用時，均攤后的先期投入就會小到可以忽略。在這一點上，多芯片架構的巨大成本節約潛力顯現。成本優勢不僅體現在制造成本的節約上，體現在一次性投入成本的節約上。最后，誰的手里有更多的die，或者說誰的方案能兼容更多的die，誰就能更多節省成本。
（圖中k是package上面有多少個slot，n是手里有多少種不同的die）
總結
多芯片架構已成為未來的發展趨勢。多芯片架構的優勢不是無條件的，取決于許多復雜的因素。為了幫助芯片架構師在多芯片架構上做出更好的決策，建立了一個定量模型來比較不同方案的成本。模型允許設計師在早期階段驗證成本。展示了多芯片體系結構如何從良率提高、芯片和封裝復用以及異構性中獲益：
? 當硅片缺陷的成本超過封裝導致的成本時，多芯片架構開始帶來回報。
? 系統越接近摩爾極限(最先進工藝，最大面積)，多芯片架構的成本效益就越高。
? 更小的芯片粒度帶來的成本效益具有邊際效應，把單獨一個IP做成一個die是不劃算的。
? 是否復用封裝取決于制造成本和均攤的一次性投入成本哪個占主導地位。量小的時候，要盡量的復用封裝；量多的時候，可以單獨再次開發先進封裝。這個平衡點大約在80-100萬顆每年。
? 對于檔次分明的同質系統，SCMS方案具有顯著的成本優勢;對于共享大面積HUB模塊的系統，采用OCME方案更具成本效益;FSMC方案提供了最大的復用可能性，但是對die的形狀，以及四邊的接口數量要求很高。
? 基本原則是用更少的芯片構建更多的系統，芯片復用的成本效益對于破碎化、層次化的需求更為明顯。
? 先進封裝，不是越先進越好，價格過高，數倍于硅的成本，決定了其不會大范圍量產使用；基本版本的先進封裝在性能上基本上可以滿足架構訴求，可能會最先被大范圍使用。提高良率、降低成本是國內封裝廠的要務（尤其是在基板生產方面）。從未來的角度看，國內有接近十家基板廠商在建設，數家先進封裝廠在建設，按照兩年建廠，兩年良率爬坡的發展節奏，未來三四年后，先進封裝良率和成本將迎來大幅優化。Chiplet技術應用將迎來規模性爆發。
模型細節和考慮因素
Chiplet精算師引入了模塊、芯片和封裝三個概念，任何一個系統都可以由這三個層次構成。每個Chiplet對應一個模塊，D2D接口作為一個特殊的模塊在多個Chiplet間復用，可以用數學語言表達為：
芯片的制造成本可以大致分為：（1）硅片成本，（2）硅片缺陷導致的損失，（3）封裝成本，（4）封裝缺陷導致的損失，以及（5）封裝缺陷所導致好硅片的浪費。（1）（2）兩項在前人的工作中已經被充分討論，與多芯片集成和先進封裝相關的（3）（4）（5）成本可以表達為：
y1是中間插入層制造的良率，y2是芯片與插入層鍵合的良率，y3是中間插入層與基板鍵合和良率。chip-first與chip-last兩種不同的封裝工藝流程考慮在內：
一次性投入成本（NRE，包括軟件與IP授權、系統設計驗證以及流片費用等）占據了總成本的一大部分。從面積入手，在成本模型中引入了一次性投入成本。對于任何一個芯片，一次性投入成本可以估計為：
Sc是芯片的面積，Sm是模塊的面積，C是與面積無關的固定投入。如果要設計若干套系統，如果均采用單芯片架構，總的一次性投入成本可以估計為：
如果采用多芯片架構，總的一次性投入成本可以估計為：
Sp是封裝面積，Cp是封裝的固定投入，CD2D是開發D2D接口的投入。KmSm：與模塊面積相關的NRE成本，包括模塊前端設計、模塊前端驗證等。KcSc：與芯片面積相關的NRE成本，包括架構設計、系統驗證、后端設計、后端驗證等。C：與芯片和模塊面積無關的NRE成本，包括軟件授權、IP授權、流片（芯片試制的掩膜費用）等。KpSp：與封裝面積相關的NRE成本，包括封裝設計等。Cp：與封裝面積無關的NRE成本，包括封裝制造開模等成本。其他開銷，如設備費、場地費、日常維護費用視情況包含于C或KcSc。這個成本模型在AMD的多芯片架構上進行了驗證，在硅片成本上，取得了與AMD公開數據基本一致的結果。區別在于AMD沒有算入先進封裝集成多塊芯片的額外成本。
Chiplet如何革新半導體IP業務模式？
隨著集成電路行業的不斷發展，行業內分工不斷細化。如今，集成電路設計產業的參與者可以細分為集成電路設計公司，以及上游的EDA工具供應商、半導體IP供應商和設計服務供應商等。
隨著IP以及各種接口種類的不斷增多，這種復用性也面臨著使用復雜度提升和兼容性挑戰。集成電路設計產業中基于平臺的設計，即以應用為導向，預先集成各種相關IP，形成可伸縮和擴展的功能性平臺，一種可升級的IP復用性解決方案，可以快速實現產品升級迭代，降低設計風險與設計成本。
新應用的興起驅動行業整體增長。從個人電腦及周邊產品和寬帶互聯網到智能手機和移動互聯網的技術更替，使得半導體產業的市場前景和發展機遇越來越廣闊。目前，半導體產業已進入繼個人電腦和智能手機后的下一個發展周期，最主要的變革力量源自于物聯網、云計算、人工智能、大數據和 5G 通信等新應用的興起。
Chiplet革新半導體IP業務模式
Chiplet是能實現特定功能的、未經封裝的裸芯片（die），這是一種可平衡計算性能與成本，提高設計靈活度，提升IP模塊經濟性和復用性的新技術之一。不同供應商、不同工藝節點、不同功能，甚至不同材質的Chiplet，如同搭積木一樣，通過先進封裝技術（如Intel主推的EMIB、Foveros、Co-EMIB 等封裝技術）集成在一起，形成一個系統級芯片（SoC)。
Chiplet具備成本較低、設計靈活、開發周期短等特點。
Chiplet降低了設計成本。芯片設計成本隨制程的升級而水漲船高，以22nm和5nm同等面積的SoC主流設計為例，22nm的設計成本大概為4500萬美元，5nm設計成本則高達4億美元以上，二者成本差異高達8倍以上。在SoC設計中，模擬電路、大功率 I/Os 等對制程并不敏感，無使用高端制程的必要，若將SoC中的功能模塊劃分為單獨的Chiplet，針對功能選擇最為合適的制程，可以使芯片尺寸最小化，提高良率并降低成本。基于Chiplet設計的SoC可對外采購具備特定功能的裸片（die）以節省自身的開發和驗證成本。
Chiplet拓寬了下游市場。很多細分市場的終端出貨量不足以支撐SoC較高的Mask成本，所以芯片設計公司只會針對下游出貨量較大（如智能手機）或價值量較高的市場開發SoC?；贑hiplet的設計通過選用成熟的裸片來設計SoC，可以讓芯片設計公司針對規模適中的市場（汽車/服務器等）以較低的成本開發出高性能的解決方案。
Chiplet縮短了SoC開發周期。與從零開始開發一款SoC相比，Chiplet可以大幅縮減芯片開發周期，幫助設計公司盡快推出產品，增加收入潛力，獲得競爭優勢和市場份額。使用Chiplet還有諸多如IP復用、設計靈活性、低成本定制等諸多優點，吸引了更多的公司使用Chiplet。
就Chiplet和半導體IP的聯系而言，Chiplet可以被看作是半導體IP經過設計和制程優化后的硬件化產品，業務形成從半導體IP的軟件形式轉向到Chiplet的硬件形式。在理解Chiplet之前需要先對半導體IP進行拆分：
半導體IP可以分為軟核（SoftIPCore）、固核（FirmIPCore）、硬核（HardIPCore）。軟核通常以HDL文本（一種硬件描述語言）形式對外提供，不包含物理信息，使用者可以對其進行設計后與其他IPcore相結合，因此其靈活性較高，目前IP最廣泛的應用形式；固核是在軟核的基礎上添加了布局規劃；硬核是以版圖+工藝文件的形式對外提供，布局和工藝已經固定，使用者可以直接使用，但不能進行修改，靈活性相對差一些。Chiplet可以理解為硬核以硅片形式的體現。
Chiplet的發展演進為IP供應商，具有芯片設計能力的IP供應商（并非每個IP供應商都具備芯片設計能力），拓展了商業靈活性和發展空間。隨著集成電路技術的不斷發展，芯片設計的復雜度不斷提升。Chiplet的實現開啟了IP的新型復用模式，即硅片級別的IP復用。不同功能的IP，如CPU、存儲器、模擬接口等，可靈活選擇不同的工藝分別進行生產，可以靈活平衡計算性能與成本，實現功能模塊的最優配臵而不必受限于晶圓廠工藝。
目前Chiplet已經有少量商業應用，吸引英特爾和AMD等國際芯片廠商投入相關研發，在當前SoC遭遇工藝節點和成本瓶頸的情況下有望發展成為一種新的芯片生態。根據市場研究機構Omdia（原IHS）的預測，2024年Chiplet市場規模將達到58億美元，到2035年則將達到570億美元。
Chipet未來充滿機遇的同時也有挑戰存在，具備芯片設計能力的IP供應商更有機會脫穎而出。技術層面，Chiplet面臨的挑戰主要來自幾個方面：連接標準、封裝檢測、軟件配合等等。
連接標準方面：當用戶采用不同供應商的Chiplet時，需要有統一的標準將不同制程/材質的die連接組成一個系統。目前，各種接口標準較多，如OpenCAPI、Gen Z、CCIX、CXL等等。各家廠商主推的標準也不盡相同，AMD、ARM、賽靈思等廠商支持CCIX，賽靈思曾在2018年推出首款采用CCIX接口的芯片，Intel支持CXL，以及免費提供其主導的AIB標 準IP許可。
封裝檢測方面：根據芯片之間需要支持的帶寬大小，可以選擇不同的封裝技術，選擇封裝技術的時候需要綜合考慮成本和連接性能；在檢測方面，Chiplet需要在封裝前對裸片（Die）進行測試，相較于測試完整芯片難度更大；當測試某些不具備獨立功能的Chiplet時，測試程序更為復雜。
軟件配合及其他方面：Chiplet的設計制造需要EDA軟件從架構到實現再到物理設計全方位進行支持，另外各個Chiplet的管理和調用需要業界統一的標準。
商業模式層面，Chiplet會對半導體IP傳統的模式進行革新。IP供應商主要提供RTL，客戶選用后支付License費用，設計的芯片出貨時支付Royalty費用，IP供應商所承擔的風險相對較小；當IP供應商將軟體形式的IP轉換到硬件形式的Chiplet時，License和Royalty收入將統一為Chiplet收入，兩個收入間的時滯也將消失，有利于半導體IP公司收入/利潤的釋放。
同時，Chiplet對半導體IP供應商提出了更高的要求，需要不僅具備先進制程的設計能力，需要有多品類的IP布局已形成平臺化運作。芯原股份是少數能滿足Chiplet發展需求的廠商之一。
參考鏈接
https://mp.weixin.qq.com/s/baQoJ4ZrPsBEcXGRRLv-4Q
https://mp.weixin.qq.com/s/f17e2AKGV1H_hS0iMDkCpA
https://mp.weixin.qq.com/s/n_U56ZEkP5nb9VLfNrnwXA
總結
以上是生活随笔為你收集整理的各种小芯片Chiplet的机遇的全部內容，希望文章能夠幫你解決所遇到的問題。
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