緒論

在一些應用中，兩個電路模塊交界處，一個電路模塊的輸出數據位寬大于另一個模塊的輸入數據位寬，此時需要進行數據轉換。例如，在SATA控制器中，內部數據位寬為32比特，但是與外部物理收發器PHY的接口通常為16比特或8比特。同樣的，從PHY接收到的數據也是16比特或8比特，數據交給控制器后，在其內部使用之前轉換為32比特。下面將介紹進行數據寬度轉換的電路，電路中沒有使用FIFO，是通過時鐘分頻與倍頻實現數據位寬轉換和傳輸的。

由寬到窄數據轉換

圖6.30是位寬由寬變窄時的示意圖。6.31是數據轉換波形示意圖。

電路模塊B的工作時鐘為clk2x,在電路模塊A中將其二分頻得到clklX。clk1x與clk2x之間有一個同定的相位 差。根據圖6.30和圖6.31,具體的數據傳輸過程如下：

• clklx下方的數據datain[31:0]經過clk2x采樣產生datain_sync[31:0]，由于clk1x在相位上滯后于clk2x且二者為同步時鐘，因此數據從時鐘域clklx傳遞到時鐘域clk2x時不會存在問題；

• 在clk2x時鐘域內，當clklx為0時，使用clk2x選擇datain_sync的低16比特,當clklx為1時，選擇datain_sync的高16比特；

• 完成數據變換，最終輸出dataout_clk2x[15:0]。

代碼及仿真結果如下。

module?wide_to_narrow (clk2x, clklx, datain, dataout_clk2x);input???clk2x; input???clklx; input?[31:?0]???datain; output?[15:?0]???dataout_clk2x; //***************************************reg?[31:0]????datain_sync; reg?[15:0]??dataout_clk2x; wire?[15:0]??dataout_clk2x_nxt;//?Flop?the?data?first?with?clk2x.?Reset?is?not?required?as?it?is?a?datapath?and //?default?(reset)?value?of?the?flops?are?don’t?care. //***************************************always?@(posedge?clk2x) begindatain_sync?<-?datain; end//?Select?the?lower?and?upper?halves?from?datain_sync //***************************************assign?dataout_clk2x_nxt?=?!clk?1?x???datain_sync[15:0]?:datain_sync[31:16];//?Flop?the?selected?16?bit?data?with?clk2x?and?drive?out //***************************************always?@(posedge?clk2x) begindataout_clk2x?<=?dataout_clk2x_nxt; endendmodule

由窄到寬數據轉換

圖6.32和圖6.33是實現由窄到寬數據轉換操作的電路和工作波形。

代碼及仿真結果如下。

module?narrow_to_wide (clk2x, clklx, data16, data32_clk1x);input???clk2x; input???clklx; input?[15:?0]???data16; output?[31:?0]???data32_clk1x; //***************************************reg?[15:0]????data16_tmp; reg?[31:0]??data32_clk1x?data32_clk1x_nxt;/*?store?temporary?data?into?a?register along?with?the?16?bits?of?tmp?data?stored?in?pervious?cycle?to?form?32?bits?of?data. These?32?bits?of?data?is?flopped?with?clklx,?and?this?happens?for?every?two-clock periods?of?clk2x.When?data?is?passed?from?2x?(fast)?to?the?lx?(slow)?domain,?make?sure?that?there?is enough?delay?in?the?data?path?to?avoid?set-up/hold?violation?in?the?immediate?risi edge?of?lx?clock.?The?data?should?have?more?delay?in?the?path?to?pass?beyond immediate?rising?edge?of?1x?clock*///***************************************always?@(posedge?clk2x) begindatal6_tmp?<=?#2?datal?6; end //?Form?the?32-bit?dataassign?data32_clklx_nxt?=?{datal?6[15:0],?data16_tmp[l5:0]}; //?Flop?the?selected?16?bit?data?with?clk2x?and?drive?out always?@(posedge?elklx) begindata32_clklx?<=?data32_clklx_nxt; end endmodule

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	文件名	主標題	內容簡單介紹	是否有中文版
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	UG471	7 Series FPGAs SelectIO Resources	描述 7 系列 FPGA 中可用的 SelectIO資源。	否
	UG1114	PetaLinux Tools Documentaton	PetaLinux 工具文檔 參考指南	是,V2019.2
	UG949	UltraFAST 設計方法指南（適用于 Vivado ?Design Suite）	賽靈思? UltraFast? ?設計方法是用于為當今器件優化設計進程的一套最佳實踐。這些設計的規模與復雜性需要執行特定的步驟與設計任務，從而確保設計每一個階段的成功開展。依照這些步驟，并遵循最佳實踐，將幫助您以最快的速度和最高的效率實現期望的設計目標	是,V2018.1
IP手冊	pg057	FIFO Generator	FIFO生成器IP使用手冊	否
	pg104	Complex Multiplier	復數乘法器IP使用手冊	否
	pg122	RAM-Based Shift Register?	移位寄存器IP使用手冊	否

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總結

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