时序逻辑电路二——数字逻辑实验
0 📡實驗目的
（1）熟悉計數器的邏輯功能及特性
（2）掌握計數器的應用
（3）掌握時序邏輯電路的分析和設計方法
1 📡實驗儀器及材料
2 📡實驗原理
集成4位計數器74LS161(74LS160)簡介
74LS161是4位二進制計數器，74LS160是十進制計數器。74LS161和74LS160芯片引腳排列相同。
（1）異步清零功能
當CLR=0時，無論其他輸入端狀態如何（包括時鐘信號CLK），4位輸出Qd~Qa全為零。
（2）同步并行預置數功能
當CLR=1、LOAD=0且有時鐘脈沖CLK的上升沿作用時，DCBA輸入端的數據將分別被Qd~Qa接收。
（3）保持功能
當CLR=LOAD=1且ENP=0、ENT=1時，計數器將保持原有狀態不變（停止計數）;
當CLR=LOAD=1且ENT=0時，計數器將保持原有狀態不變（停止計數），但這時進位輸出C=0。
（4）同步計數功能
當CLR=LOAD=ENP=ENT=1時，計數器處于計數狀態。
從0000狀態開始，對74LS161連續輸入16個脈沖時，電路將從1111狀態返回0000狀態，進位輸出PCO從高電平跳變到低電平。
從0000狀態開始，對74LS160連續輸入10個脈沖時，電路將從1001狀態返回0000狀態，進位輸出PCO從高電平跳變到低電平。
用集成計數器設計N進制計數器的方法
若有M進制計數器，要構成N進制計數器，有兩種情況：
（1）M>N，從M個狀態中任選N個狀態構成N 進制計數器。
（2）M<N，采用多片M進制計數器，構成M’計數器，使M'>N
設計舉例：試用74LS161和適當的門電路構成7進制計數器。
（1）分析：74LS161為4位二進制計數器，M=16，N=7，M>N，因此可以使用反饋清零法或反饋置數法進行設計。
（2）狀態轉換圖：
（3）反饋清零法：
按前述設計方法，令
ENP=ENT=1，
LOAD=1，
CLR=S7'=(QcQbQa)'，
作圖如右圖所示：
（4）反饋置數法：
按前述設計方法，令
ENP=ENT=1，
CLR =1，
LOAD =S6'=(QcQb)',
DCBA=0000，
作圖如右圖所示：
74LS151簡介
74LS151為互補輸出的8選1數據選擇器，引腳排列和功能表如圖所示。
選擇控制端（地址端）為C、B、A，按二進制譯碼，從8個輸入數據D0～D7中，選擇一個需要的數據送到輸出端Y，S為使能端，低電平有效。
（1）使能端S＝1時，不論C～A狀態如何，均無輸出（Y＝0，W＝1），多路開關被禁止。
（2）使能端S＝0時，多路開關正常工作，根據地址碼C、B、A的狀態選擇D0～D7中某一個通道的數據輸送到輸出端Y。
如：CBA＝000，則選擇D0數據到輸出端，即Y＝D0
如：CBA＝001，則選擇D1數據到輸出端，即Y＝D1，其余類推。
3 📡實驗內容及步驟
用集成4位二進制計數器（74LS161）組成十進制計數器
（1）畫出狀態轉換圖
（2）選擇具體設計方案（清零法或置數法）
我選擇的是反饋清零法
（3）畫出電路圖
（4）數據測試，用邏輯分析儀觀察并記錄CLK、QA、QB、QC、QD、PCO的時序圖
用標尺截取N個時鐘，觀察每個時鐘對應的狀態，如果狀態是按照N進制加法計數器的狀態轉換圖變化，則設計正確，記錄時序圖。
序列信號發生器
在數字信號的傳輸和數字系統的測試中，有時需要用到一組特定的串行數字信號。通常將這種串行數字信號稱為序列信號。產生序列信號的電路稱為序列信號發生器。
（1）右圖所示為一個序列信號發生器電路。圖中芯片使用74LS160同步計數器。
①在CLK端加時鐘信號，使用邏輯分析儀觀察芯片CLK、QA、QB、QC、QD、Y的狀態變化，并記錄時序圖。
②通過觀察時序圖，說明電路在CLK的作用下Y端能輸出什么樣的脈沖序列？
Y= 0100110101
（2）若希望輸出端能周期性的輸出Y'=1001001110的脈沖序列，則電路應該怎樣改接？試實驗之。
分析：序列信號發生器的構成方法有多種。一種比較簡單、直觀的方法是用計數器和數據選擇器構成。觀察Y'的數據可知，序列位數為10，計數器仍然選擇十進制計數器74LS160，再搭配一個8選1數據選擇器（可選擇74LS151）即可完成改接。
①寫出狀態轉換表
②寫出Y'邏輯表達式
Y'= QA`QC`QB`+QAQC`QB`+QC`QBQA+QC`QBQA
③比較Y'和8選1數據選擇器74LS151的邏輯表達式：
④畫出電路圖
⑤在CLK端加時鐘信號，使用邏輯分析儀觀察芯片CLK、Qa、Qb、Qc、Qd和Y'的狀態變化，并記錄時序圖。
總結
以上是生活随笔為你收集整理的时序逻辑电路二——数字逻辑实验的全部內容，希望文章能夠幫你解決所遇到的問題。
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