一、操作步驟
每一操作步驟的具體過程此處不再贅述了，已經有了很多很好的教程。
此處主要是對大概過程的記錄（方便后續忘記咋用時回看）以及個別個人認為需要注意的點的記錄。

1、創建stp文件。
2、添加時鐘。
SIGNALTAP的采樣時鐘，不一定是時鐘信號，可以是其他任意的信號。總之，SIGNALTAP會在采樣時鐘的上升沿去捕捉信號的值，如果沒有上升沿，則會一直等待。例如下圖所示，就是以按鍵信號key【0】為采樣時鐘。在key【0】由0變1時，就會采樣一個值。

若該工程使用到幾個模塊，并且每個模塊的時鐘不一定相同，則我們選擇采樣時鐘時，要根據我們要測試的信號所在的模塊的時鐘是什么。
3、添加待觀察信號和觸發條件
Filter中的【pre_synthesis】表示綜合前設計中的信號，與Verilog設計中存在的信號最為貼近；
【post-fitting】表示添加了綜合優化、布局布線之后的一些信號，與設計電路的物理結構最為接近。
觸發條件含義：在采樣時鐘的上升沿，當所有觸發使能信號都滿足觸發條件時，將會出現觸發。
4、設置仿真模式。
① 采樣深度：表示采多少個樣點的信號。
② 采樣模式：分段采樣【Segmented】與循環采樣。
循環采樣：在信號觸發后連續采樣至采樣深度；
分段采樣：將采樣深度分為N段，信號每觸發一次就采樣一段長度的數據，需要連續觸發N次來填滿整個存儲。
e.g.8 16 sample segments：分成8段，每段16個采樣點。
5、捕獲信號、分析信號。
如何用模擬形式觀察輸出波形：
在信號名上單擊右鍵，選擇【Bus Display Format】-【Unsigned Line Chart】即可查看模擬信號輸出。

問題總結

出現instance not found

原因： .pof不匹配。FPGA之前固化了別的程序，現在的.stp自然燒不進去。
解決：編譯之后，將現在的.sof燒寫進去。

修改STP文件時，只有改變信號的觸發條件（高低電平、上升沿、下降沿、任意邊沿、不關心）時，不用重編譯，其他的改變都需要重新編譯工程。

在不使用Signaltap后，可在Settings中設置綜合時不綜合Signaltap。
【Signaltap II Logic Analyzer->去掉Enable Signaltap II Logic Analyzer前面的勾勾】

文件輸出：【File-Export】可以把Signalt采樣到的數據保存為其他格式的文件。其中有csv【適合配合MATLAB使用】，tbl，bmp，jpg，vcd五種格式。

因為Signaltap不帶頻率計，因此要手動設置時間單位（可以用來計算頻率）。設置時間單位：【右擊頂部時間軸-Time Units】~采樣時鐘是50M時，周期為20ns。

Signaltap里面的觸發器本身具有濾波作用，因此一些小的毛刺無法被采集到。實際波形還需以示波器觀察到的波形為準。

在Signaltap中觀察wire和reg信號的方法。
①在待觀察的wire信號旁邊加上/synthesis keep/;

wire [31:0] readdata /* synthesis keep = 1 */; wire <net_name>/* synthesis keep */;

②對于沒有output的reg信號，Quartus在綜合時也采用了最佳方式，因此，在SIgnalTap II中不能觀察該信號。
【解決方法】：
對于reg信號則加/synthesis noprune/ 或者 /* synthesis preserve */
兩者的不同之處在于：
/synthesis noprune/避免Quartus II優化掉沒output的reg。
/synthesis preserve/避免Quartus II將reg優化為常數，或者合并重復的reg。

若是想觀察整個模塊中的reg信號，則在module之后添加/synthesis noprune/

module test（clk，rst，data）/*synthesis noprune*/ ；

參考資料
https://zhuanlan.zhihu.com/p/98076737
https://blog.csdn.net/k331922164/article/details/47623501

總結

以上是生活随笔為你收集整理的SignalTap 逻辑分析仪的使用的全部內容，希望文章能夠幫你解決所遇到的問題。

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