前言

• Vivado 版本： Vivado 2018.2 + Vivado HLS 2018.2， Vivado HLS 2018.2 用于 SDK 開發，C語言開發

• 創建基于MicroBlaze的 【Block Design】后，添加了 【AXI Uartlite】，發現燒寫到FPGA后，沒有任何的反應，這時才發現，要想讓 microblaze 這個MCU模塊工作起來，還需要C語言開發

• 基于 Vivado HLS 2018.2 的 SDK開發，也就是 FPGA 就是一個 MCU了，讓MCU工作，還得需要MCU工作的程序，如基于SDK開發的C語言程序

操作步驟

添加MicroBlaze及AXI Uartlite

• Vivado 創建工程，這部分可以參考之前的文章，如 FPGA 學習筆記：Vivado 2019.1 工程創建

• 【Block Design】的創建，這個可以參考之前的文章，如：FPGA 學習筆記：Vivado 2019.1 添加 IP MicroBlaze

網絡連線

• 【Block Design】中，可以使用使用Vivado提供的【自動連接】，連接大部分的網絡port，但是部分特殊的連接，需要手動連接，如復位線

• 這里只需要注意 【復位線】的連接

• 更改 Clocking Wizard 模塊的復位電平，改為低有效，然后引出，resetn_0，并且把 【Processor System Reset】模塊的 【ext_reset_in】手動連接到 resetn_0

• Clocking Wizard 引出 clk_in1_0 時鐘輸入引腳，可以選擇 IP 模塊的引腳后，右鍵【Make External】自動導出引腳的網絡Port

• 如果 【Uartlite】模塊沒有網絡，可以使用Vivaod 自動連接生成網絡，可以手動創建網絡，然后連接到IP 模塊的引腳上

導出【Block Design】

• 點擊 【Validate Design】按鈕，確認 【Block Design】是否正常，若果有問題，需要根據提示進行修改，如網絡為空

• 【Create HDL Wrapper…】，生成 wrapper 文件，如果工程沒有 top 文件，可以先使用這個生成的wrapper文件作為 top文件

• 【Generate Output Products…】生成【Block Design】設計文件，網表等文件，

配置引腳

• 【Run Implementation】，執行 FPGA 實現，會先執行 FPGA綜合【Run Synthesis】，執行完成后，就可以打開 【Open Implemented Design】，打開FPGA實現后的設計文件，配置引腳，引腳配置部分參考前面的文章，如

FPGA 學習筆記：Vivado 配置IO引腳約束

• 約束文件內容為：

set_property PACKAGE_PIN E14 [get_ports uart_rtl_0_rxd] set_property IOSTANDARD LVCMOS33 [get_ports uart_rtl_0_rxd] set_property PACKAGE_PIN D17 [get_ports uart_rtl_0_txd] set_property IOSTANDARD LVCMOS33 [get_ports uart_rtl_0_txd] set_property PACKAGE_PIN U7 [get_ports resetn_0] set_property IOSTANDARD LVCMOS15 [get_ports resetn_0] set_property IOSTANDARD LVCMOS15 [get_ports clk_in1_0] set_property PACKAGE_PIN R4 [get_ports clk_in1_0]set_property CONFIG_VOLTAGE 3.3 [current_design] set_property CFGBVS VCCO [current_design]set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design] set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design] set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design] set_property BITSTREAM.CONFIG.SPI_FALL_EDGE YES [current_design]set_property PACKAGE_PIN U27 [get_ports sys_clk] set_property IOSTANDARD LVCMOS33 [get_ports sys_clk] set_property PACKAGE_PIN F25 [get_ports sys_rst_n] set_property IOSTANDARD LVCMOS33 [get_ports sys_rst_n]

• 生成 二進制文件，這里設置一下，同時生成 bin 文件

• 然后點擊【Generate Bitstream】，生成 bit 文件與bin 文件

• 未完待續

小結

• 本篇介紹了完成MicroBlaze Uartlite的連線，生成Block Design 的設計文件，配置好引腳，生成二進制文件

• 后面接著介紹 導出 硬件文件，打開 SDK（Vivado 2018.2），并MicroBlaze 工作起來，讓串口輸出 helloword 信息

總結

以上是生活随笔為你收集整理的FPGA 学习笔记：Vivado 2018.2 MicroBlaze Uartlite 配置的全部內容，希望文章能夠幫你解決所遇到的問題。

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