系列文章目錄

一、FPGA學(xué)習(xí)筆記（一）入門背景、軟件及時(shí)鐘約束

二、FPGA學(xué)習(xí)筆記（二）Verilog語法初步學(xué)習(xí)(語法篇1)

三、FPGA學(xué)習(xí)筆記（三） 流水燈入門FPGA設(shè)計(jì)流程

四、FPGA學(xué)習(xí)筆記（四）通過數(shù)碼管學(xué)習(xí)頂層模塊和例化的編寫

五、FPGA學(xué)習(xí)筆記（五）Testbench（測試平臺）文件編寫進(jìn)行Modelsim仿真

六、FPGA學(xué)習(xí)筆記（六）Modelsim單獨(dú)仿真和Quartus聯(lián)合仿真

七、FPGA學(xué)習(xí)筆記（七）verilog的深入學(xué)習(xí)之任務(wù)與函數(shù)（語法篇3）

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目錄

• 系列文章目錄
• Modelsim單獨(dú)仿真
• Quartus聯(lián)合仿真
• Signal Tap II使用

Modelsim單獨(dú)仿真

Modelsim中新建項(xiàng)目后，導(dǎo)入編寫的Testbench文件和程序文件，點(diǎn)擊compile all編譯，沒有錯誤后，點(diǎn)擊start simulation 開始仿真。

在work中選擇編寫Testbench時(shí)定義的仿真模塊，取消勾選使能優(yōu)化。

點(diǎn)擊Add Wave添加參數(shù)的波形。

利用Format可以更改顯示格式，利用快捷工具欄修改仿真時(shí)間。

Quartus聯(lián)合仿真

首先，需要在quartus中設(shè)置仿真的類型，可以在新建項(xiàng)目時(shí)設(shè)置

或者可以在Assignments中的Setting中設(shè)置

設(shè)置modelsim的軟件路徑

利用Quartus自動生成仿真文件Testbench框架

提示沒有錯誤后，在Settings中將生成的仿真文件.vt添加到項(xiàng)目文件中

打開.vt文件后，一些紅色箭頭標(biāo)注的不需要，然后在里面添加自己需要的內(nèi)容。

添加完成后設(shè)置編譯的仿真文件

添加完成后開啟仿真，quartus就會自動打開modelsim進(jìn)行仿真。

Signal Tap II使用

下圖是設(shè)置的采樣時(shí)鐘，所以如果用這個(gè)時(shí)鐘去采集同樣頻率的sclk，是采集不到的



這里就可以選擇按鍵復(fù)位的觸發(fā)方式，在數(shù)據(jù)顯示界面就可以看到實(shí)體按鍵按下前后數(shù)據(jù)的變化，結(jié)合上面的觸發(fā)后數(shù)據(jù)顯示位置，來觀測數(shù)據(jù)

設(shè)置和數(shù)據(jù)顯示切換

設(shè)置完成后，保存到項(xiàng)目中，編譯生成下載，也可以在這個(gè)界面里下載

切換數(shù)據(jù)顯示格式：

數(shù)據(jù)采集開始：

下圖中/* */可以防止前面定義的信號被優(yōu)化（如果編譯器發(fā)現(xiàn)這兩個(gè)變量對模塊輸入輸出沒有影響，就會優(yōu)化），這樣signal tap才能有這個(gè)變量。
當(dāng)然如果被定義了，但是其他程序沒有使用，還是沒用沒有這個(gè)變量

總結(jié)

以上是生活随笔為你收集整理的FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真及signaltap使用的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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