引言

除法器在FPGA里怎么實(shí)現(xiàn)呢？當(dāng)然不是讓用“/”和“%”實(shí)現(xiàn)。

在Verilog HDL語言中雖然有除的運(yùn)算指令，但是除運(yùn)算符中的除數(shù)必須是2的冪，因此無法實(shí)現(xiàn)除數(shù)為任意整數(shù)的除法，很大程度上限制了它的使用領(lǐng)域。并且多數(shù)綜合工具對(duì)于除運(yùn)算指令不能綜合出令人滿意的結(jié)果，有些甚至不能給予綜合。即使可以綜合，也需要比較多的資源。對(duì)于這種情況，一般使用相應(yīng)的算法來實(shí)現(xiàn)除法，分為兩類，基于減法操作和基于乘法操作的算法。

2.1 實(shí)現(xiàn)算法

基于減法的除法器的算法：

對(duì)于32的無符號(hào)除法，被除數(shù)a除以除數(shù)b，他們的商和余數(shù)一定不會(huì)超過32位。首先將a轉(zhuǎn)換成高32位為0，低32位為a的temp_a。把b轉(zhuǎn)換成高32位為b，低32位為0的temp_b。在每個(gè)周期開始時(shí)，先將temp_a左移一位，末尾補(bǔ)0，然后與b比較，是否大于b，是則temp_a減去temp_b將且加上1，否則繼續(xù)往下執(zhí)行。上面的移位、比較和減法(視具體情況而定)要執(zhí)行32次，執(zhí)行結(jié)束后temp_a的高32位即為余數(shù)，低32位即為商。

2.2 verilog HDL代碼

/*

* module:div_rill

* file name:div_rill.v

* syn:yes

* author:network

* modify:rill

* date:2012-09-07

*/

module div_rill

(

input[31:0] a,

input[31:0] b,

output reg [31:0] yshang,

output reg [31:0] yyushu

);

reg[31:0] tempa;

reg[31:0] tempb;

reg[63:0] temp_a;

reg[63:0] temp_b;

integer i;

always @(a or b)

begin

tempa <= a;

tempb <= b;

end

always @(tempa or tempb)

begin

temp_a = {32'h00000000,tempa};

temp_b = {tempb,32'h00000000};

for(i = 0;i < 32;i = i + 1)

begin

temp_a = {temp_a[62:0],1'b0};

if(temp_a[63:32] >= tempb)

temp_a = temp_a - temp_b + 1'b1;

else

temp_a = temp_a;

end

yshang <= temp_a[31:0];

yyushu <= temp_a[63:32];

end

endmodule

/*************** EOF ******************/

2.3 testbench代碼

/*

* module:div_rill_tb

* file name:div_rill_tb.v

* syn:no

* author:rill

* date:2012-09-07

*/

`timescale 1ns/1ns

module div_rill_tb;

reg [31:0] a;

reg [31:0] b;

wire [31:0] yshang;

wire [31:0] yyushu;

initial

begin

#10 a = $random()%10000;

b = $random()%1000;

#100 a = $random()%1000;

b = $random()%100;

#100 a = $random()%100;

b = $random()%10;

#1000 $stop;

end

div_rill DIV_RILL

(

.a (a),

.b (b),

.yshang (yshang),

.yyushu (yyushu)

);

endmodule

/******** EOF ******************/

2.4 仿真結(jié)果

2.5 改進(jìn)

1，將組合邏輯改成時(shí)序邏輯，用32個(gè)clk實(shí)現(xiàn)計(jì)算。

2，計(jì)算位寬可以配置，具有擴(kuò)展性。

附錄：算法推倒(非原創(chuàng))：

假設(shè)4bit的兩數(shù)相除 a/b，商和余數(shù)最多只有4位 (假設(shè)1101/0010也就是13除以2得6余1)

我們先自己做二進(jìn)制除法，則首先看a的MSB，若比除數(shù)小則看前兩位，大則減除數(shù)，然后看余數(shù)，以此類推直到最后看到LSB；而上述算法道理一樣，a左移進(jìn)前四位目的就在于從a本身的MSB開始看起，移4次則是看到LSB為止，期間若比除數(shù)大，則減去除數(shù)，注意減完以后正是此時(shí)所剩的余數(shù)。而商呢則加到了這個(gè)數(shù)的末尾，因?yàn)橹灰瘸龜?shù)大，商就是1，而商0則是直接左移了，因?yàn)闀?huì)自動(dòng)補(bǔ)0。這里比較巧因?yàn)樯炭梢噪S此時(shí)的a繼續(xù)左移，然后新的商會(huì)繼續(xù)加到末尾。經(jīng)過比對(duì)會(huì)發(fā)現(xiàn)移4位后左右兩邊分別就是余數(shù)和商。

畫個(gè)簡單的圖：

總結(jié)

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