parameter CLK_CYC_20M = 50;
initial begin
??? clk_20m???? = 1'b0;?? ?
??? forever??? #(CLK_CYC_20M / 2) clk_20m = ~clk_20m; //40MHz clock

end

?

20M 晶體，周期50nS,半個周期為25ns;因此 forever? 每隔25nS 方波翻轉一次。

?

說明經常使用的測試設計的結構 :

?1:? 產生時鐘信號

? ??

使用系統時鐘來的時序邏輯設計必須產生時鐘。重復的時鐘信號可以很容易的在vhdl或verilog源碼中實現。以下是vhdl和verilog的時鐘發生示例。

VHDL:

-- Declare a clock period constant.

Constant ClockPeriod : TIME := 10 ns;

-- Clock Generation method 1:

?

Clock <= not Clock after ClockPeriod / 2;

-- Clock Generation method 2:

GENERATE CLOCK: process

begin

wait for (ClockPeriod / 2)

Clock <= ’1’;

wait for (ClockPeriod / 2)

Clock <= ’0’;

end process;

?

Verilog:

// Declare a clock period constant.

Parameter ClockPeriod = 10;

// Clock Generation method 1:

initial begin

forever Clock = #(ClockPeriod / 2) ~ Clock;

end

// Clock Generation method 2:

initial begin

always #(ClockPeriod / 2) Clock = ~Clock;

end

?

? 2:準備激勵信號

? ? ??

為了獲得測試設計的驗證結果，激勵必須在測試設計中提供。在測試設計中使用的并行激勵塊提供必要的激勵。兩個方法被考慮：絕對時間激勵和相對時間激勵。在第一個方法里，仿真變量被詳細描述為相對于仿真時間零點。通過比較，相對時間激勵提供初始值，然后在重觸發激勵前等待一個事件。根據設計者的需要，兩種方法可以在測試設計中組合使用。

??

表2絕對時間激勵

? ? ?

?

表2和表3分別以vhdl和verilog提供了一個絕對時間激勵和相對時間激勵的源代碼。

??

表3相對時間激勵

?

VHDL進程塊和Verilog初始塊與設計文件中的其他的進程塊或初始塊同時執行。然而，在每一個進程塊或初始塊中，事件是按照書寫的順序有序的規劃的。這說明在仿真時間零點并發的每一個塊激勵的順序。多模塊應該被用來將復雜的激勵順序分解為有更好的可讀性和方便維護的代碼。

?

? 3:顯示結果

? ?

在verilog中推薦使用關鍵字$display 和 $monitor 顯示結果。雖然vhdl沒有等效的顯示指令，它提供了std_textio標準文本輸入輸出程序包。它允許文件的i/o重定向到顯示終端窗口（作為這個技術的示例，參看下面的自較驗查驗證設計）

下面是verilog示例,它將在終端屏幕上顯示一些值。

?

// pipes the ASCII results to the terminal or text editor

initial begin

$timeformat(-9,1,"ns",12);

$display(" Time Clk Rst Ld SftRg Data Sel");

$monitor("%t %b %b %b %b %b %b", $realtime,

clock, reset, load, shiftreg, data, sel);

end

???? 關鍵字 $display在終端屏幕上輸出引用的附加的說明文字（“。。?！?#xff09;.關鍵字$monitor操作不同。因為它的輸出是事件驅動的。例中的變量$realtime（由

用戶賦值到當前的仿真時間）用于觸發信號列表中值的顯示。信號表由變量 $realtime開始，跟隨其他將要顯示的信號名（clock, reset, load等）。以%開始的關鍵字包含一個格式描述的表，用來控制如何格式化顯示信號列表中的每個信號的值。格式列表是位置確定的。每個格式說明有序地與信號列表中的信號順序相關。比如%t說明規定了$realtime的值是時間格式。并且第一個%b說明符格式化clock的值是二進制形式。verilog提供附加的格式說明，比如%h用于說明十六進制，%d說明十進制，%c說明顯示為八進制。（參見verilog準則了解完整的關鍵字及格式描述符）

??

圖2說明格式顯示結果

? 4: 簡單的測試設計

?

??

簡單的測試設計實例化用戶設計，然后提供相應的激勵。測試輸出被圖形化顯示在仿真器的波形窗口里或者作為文本發送到用戶的終端或者是管道輸出文本。

以下是一個簡單的用Verilog實現的設計，它實現了一個移位寄存器的功能。

?????

module shift_reg (clock, reset, load, sel, data, shiftreg);

input clock;

input reset;

input load;

input [1:0] sel;

input [4:0] data;

output [4:0] shiftreg;

reg [4:0] shiftreg;

always @ (posedge clock)

begin

if (reset)

shiftreg = 0;

else if (load)

shiftreg = data;

else

case (sel)

2’b00 : shiftreg = shiftreg;

2’b01 : shiftreg = shiftreg << 1;

2’b10 : shiftreg = shiftreg >> 1;

default : shiftreg = shiftreg;

endcase

end

endmodule

?

以下是簡單的測試設計示例移位寄存器設計的例子,verilog描述。

??

module testbench; // declare testbench name

reg clock;

reg load;

?

reg reset; // declaration of signals

wire [4:0] shiftreg;

reg [4:0] data;

reg [1:0] sel;

// instantiation of the shift_reg design below

shift_reg dut(.clock (clock),

.load (load),

.reset (reset),

.shiftreg (shiftreg),

.data (data),

.sel (sel));

//this process block sets up the free running clock

initial begin

clock = 0;

forever #50 clock = ~clock;

end

initial begin// this process block specifies the stimulus.

reset = 1;

data = 5’b00000;

load = 0;

sel = 2’b00;

#200

reset = 0;

load = 1;

#200

data = 5’b00001;

#100

sel = 2’b01;

load = 0;

#200

sel = 2’b10;

#1000 $stop;

end

initial begin// this process block pipes the ASCII results to the

//terminal or text editor

$timeformat(-9,1,"ns",12);

$display(" Time Clk Rst Ld SftRg Data Sel");

$monitor("%t %b %b %b %b %b %b", $realtime,

clock, reset, load, shiftreg, data, sel);

end

endmodule

以上的測試設計實例化設計，設置時鐘，提供激勵信號。所有的進程塊在仿真時間零點開始。英鎊標記（#）說明下一個激勵作用前的延遲。$stop命令使仿真器停止測試仿真（所有測試設計中都應該包含一個停止命令）。最后，$monitor語句返回ascII格式的結果到屏幕或者管道輸出到一個文本編輯器。接后的是一個vhdl描述的的測試設計，它實例化設計并提供激勵到上述用verilog描述的移位寄存器.

?

?

VHDL 測試設計示例:

library IEEE;

use IEEE.std_logic_1164.all;

entity testbench is

end entity testbench;

architecture test_reg of testbench is

component shift_reg is

port (clock : in std_logic;

reset : in std_logic;

load : in std_logic;

sel : in std_logic_vector(1 downto 0);

data : in std_logic_vector(4 downto 0);

shiftreg : out std_logic_vector(4 downto 0));

end component;

signal clock, reset, load: std_logic;

signal shiftreg, data: std_logic_vector(4 downto 0);

signal sel: std_logic_vector(1 downto 0);

constant ClockPeriod : TIME := 50 ns;

begin

UUT : shift_reg port map (clock => clock, reset => reset,

load => load, data => data,

shiftreg => shiftreg);

process begin

clock <= not clock after (ClockPeriod / 2);

end process;

process begin

reset <= ’1’;

data <= "00000";

load <= ’0’;

set <= "00";

wait for 200 ns;

reset <= ’0’;

load <= ’1’;

wait for 200 ns;

data <= "00001";

wait for 100 ns;

sel <= "01";

load <= ’0’;

wait for 200 ns;

sel <= "10";

wait for 1000 ns;

end process;

end architecture test_reg;

?

上述vhdl測試設計與之前提到的verilog測試設計的功能是相似的，如希望用一個命令來返回輸出到終端。在vhdl中，std_textio程序包被用于在終端上顯示信息，它將被擱到下一節說明。

?

??

自動驗證

轉載于:https://www.cnblogs.com/FPGA_DSP/archive/2010/01/28/1658739.html

總結

以上是生活随笔為你收集整理的modelsim(1):经常使用的测试设计的结构的全部內容，希望文章能夠幫你解決所遇到的問題。

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