轉帖自特權（吳厚航）哥的博文。

http://blog.ednchina.com/ilove314/955999/message.aspx

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SDRAM時鐘相移估算

??? 《Quartus II Handbook Version 9.0 Volume 5:Embedded Peripherals》中Section I的1. SDRAM Controller Core部分提出了如何估計SDRAM數據有效信號窗口，并且給出了SDRAM時鐘相對于FPGA時鐘相移估計公式。

???? 下面先就事論事，對官方給出的這個公式做一些推導說明。（詳細的內容請讀者參考上面給出的資料，本文重點討論估算公式。）原文的四個公式如圖1和圖2所示。

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圖1

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圖2

??? 對上述四個公式的推導如圖3和圖4所示。

圖3

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圖4

??? 由上面得到的四個參數再代入下面兩個公式求得Maximum Lag和Maximum Lead。

??????? Maximum Lag = minimum(Read Lag, Write Lag)

??????? Maximum Lead = minimum(Read Lead, Write Lead)

??? 最后的相移值由（Maximum Lag + Maximum Lead）/ 2得到。簡單的理解，就是相移值滿足數據讀和寫有效的最小區間的中間值。

???? 過去特權同學對這個相移估算也沒有太多辦法，只能憑感覺找，或者說是主要根據時序分析的結果來一次次的定位最佳的相移值，工作量比較大，也有撞運氣的成分在里面，而Altera官方提出的這個方法還是很有效的，至少可以將用戶的相移值定位到一個比較小的范圍內再進行調整。在這個基礎上還需要考慮一些PLL輸出延時或者說是板級延時之類的影響，一般也只需要微調就可以搞定。

??? 為了驗證這種估算方法在工程應用中是否可行，特權同學特地拿出過去一個比較穩定工作的SDRAM控制器的一些參數進行計算。估算需要涉及到的參數如圖5、圖6、圖7、圖8所示。圖5是slack最小的R2P輸出時間；圖6是slack最大的R2P輸出時間；圖7是datasheet提供的FPGA寄存器的建立保持時間參數，在TimeQuest的路徑分析報告中也能找到這些參數；圖8是SDRAM的Datasheet提供的相關時序參數。

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圖5

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圖6

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圖7

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圖8

??? 結合上面的參數，可以進行相移估算如圖9所示。

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圖9

??? 估算到的最佳相移值是1.2005ns，而實際工程中穩定運行的相移是2ns，即估算值的微調范圍內。

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轉載于:https://www.cnblogs.com/mark-sun/archive/2012/04/25/2470460.html

總結

以上是生活随笔為你收集整理的【转载】SDRAM时钟相移估算的全部內容，希望文章能夠幫你解決所遇到的問題。

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