1. 基本時鐘約束：creat_clock

2. 生成時鐘約束：creat_generated_clock

3. I/O輸入輸出約束：（1）純組合邏輯：set_max_delay & set_min_delay（2）時序邏輯：同步I/O接口：set_input_delay & set_output_delay；源同步接口：數(shù)據(jù)和時鐘來自同一個主設(shè)備，可以簡化（2）中的公式。

雙向口時序約束：set_input_delay & set_output_delay_add_delay。

4.時序例外：（1）False Paths：測試邏輯、靜態(tài)寄存器和使用同步電路連接異步時鐘域（跨時鐘域），set_false_path；（2）多周期路徑Multicycle Paths：數(shù)據(jù)不需要在下一個時鐘穩(wěn)定或者經(jīng)過路徑延時太長，不可能在下一個時鐘穩(wěn)定；不同時鐘域，但有確定相位關(guān)系，set_false_path。多周期例外調(diào)整時序要求以允許Filtter優(yōu)化布局布線，與電路功能無關(guān)。

?

下面總結(jié)下使用TQ步驟：

1. 綜合

2. 創(chuàng)建時序網(wǎng)表（post_map），創(chuàng)建SDC文件，更新網(wǎng)表

3. 驗(yàn)證setup、hold時序（慢速時鐘模型不滿足hold不是大問題，只要滿足快速時序模型即可，可通過物理綜合解決，優(yōu)化布局布線，后面使用post_fit netlist）

4. 利用SDC指導(dǎo)Quartus II適配（fitter），重新編譯

5. 利用TQ驗(yàn)證時序，這次創(chuàng)建post_fit網(wǎng)表

?

SDC文件：1.基本時鐘和生成時鐘 2.I/O約束 3.約束異步信號和時序例外

???????????? 增加SDC命令，選擇reset design可觀察變化（一直是post_map）

轉(zhuǎn)載于:https://www.cnblogs.com/aikimi7/p/3511775.html

總結(jié)

以上是生活随笔為你收集整理的TimeQuest学习总结的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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