VerilogHDL8位串行乘法器的分析（2）

　　關于8位串行乘法器的缺點，書上還提到一點，就是速度慢。具體分析串行乘法器的硬件結構，也就是存在逐步進位信號的傳遞所造成的延遲，就8位串行乘法器來說，請看如下的仿真圖。

在此，筆者特意將2個變量，乘數與被乘數變化設定為8個時鐘周期，這樣，就可以清晰的看到并推得，N位串行乘法器由于其移位運算的需要，將有N個時鐘延遲，即所謂的速度慢。

另外，需要注意的是，與C/C++語言類似，計數變量（此情況下用count計下8個時鐘周期）和狀態變量（用于case語句中不同情況）都需要給定初值，否則會出現不可預知的錯誤。仿真代碼見下，供參考：

module ade_test;// Inputsreg clk;reg [7:0] x;reg [7:0] y;// Outputswire [15:0] p;// Instantiate the Unit Under Test (UUT) ade uut (.clk(clk), .x(x), .y(y), .p(p));parameter clk_period = 20;initial begin// Initialize Inputsclk = 0;x = 0;y = 0;// Wait 100 ns for global reset to finish//#100;// x = 2;//y = 3;// Add stimulus hereendalways # (clk_period/2) clk = ~clk;always # (clk_period*8) x = (x+3) % 10;always # (clk_period*8) y = (y+1) % 15;endmodule

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posted on 2013-07-27 13:45 Neal_Zh 閱讀(...) 評論(...) 編輯 收藏

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總結

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