一、由異或門和與門所構成的半加器：

二、由兩個半加器構成的1-bit全加器：







注意：下圖中所使用的四個1-bit全加器（也就是正方形區域）都是經過了封裝的，所以外觀與上圖中的1-bit全加器有所區別！

三、由四個全加器構成的4-bit加法器：

溢出的判斷方法:

當最高位的進位輸入與最高位的進位輸出不相等時，則出現了溢出！
可以通過將兩個值連接到異或門上，查看輸出的結果來判斷是否出現了溢出。
如果異或門的輸出結果為0，表示兩個值的結果相等，則沒有出現溢出的情況；
當異或門的輸出結果為1時，表示兩個值不相等，則說明出現了溢出

logisim實現：

加法器的優化：

注意：上述的加法器為行波進位加法器！

總結

以上是生活随笔為你收集整理的logisim实验——通过2个半加器实现1-bit全加器，通过4个一位全加器构成4-bit加法器（详解）的全部內容，希望文章能夠幫你解決所遇到的問題。

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