ise的时钟ip核_ISE的IP核clocking wizard使用和例化
datasheet：https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf
這個時鐘模塊的功能主要有：
主要的功能有：
①可以設置兩個輸入時鐘，最多7個時鐘輸出。
⑤可以支持不同相位和占空比的需求。
⑥支持擴頻技術。
如何使用？
首先在在第一個工程的基礎上，我們添加一個Clocking Wizard的IP核。右鍵點擊New Source，彈出如圖所示的Wizard中，選擇source type為IP(CORE Generator & Architecture Wizard)，File name輸入clk，然后點擊Next。
然后進入選擇，這個時鐘模塊可以進行選擇：
如圖所示，Page1中可以選擇各個功能，是否需要相移以及擴頻。本文主要使用了第一個功能，倍頻。
各個功能如下圖所示：
設置為不同頻率時鐘輸出，如下圖所示：
分別是分頻和倍頻，以下為testbench：
`timescale 1ns / 1ps
// Company:
// Engineer:
//
// Create Date: 10:58:16 08/23/2017
// Design Name: clk
// Module Name: G:/SIFT/SIFT/git_1/hist/tb_clk_1.v
// Project Name: hist
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: clk
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
module tb_clk_1;
// Inputs
reg CLK_IN1;
reg RESET;
// Outputs
wire CLK_OUT1;
wire CLK_OUT2;
wire CLK_OUT3;
wire CLK_OUT4;
wire CLK_OUT5;
wire LOCKED;
// Instantiate the Unit Under Test (UUT)
clk uut (
.CLK_IN1(CLK_IN1),
.CLK_OUT1(CLK_OUT1),
.CLK_OUT2(CLK_OUT2),
.CLK_OUT3(CLK_OUT3),
.CLK_OUT4(CLK_OUT4),
.CLK_OUT5(CLK_OUT5),
.RESET(RESET),
.LOCKED(LOCKED)
);
initial begin
// Initialize Inputs
CLK_IN1 = 0;
RESET = 0;
// Wait 100 ns for global reset to finish
//#100;
// Add stimulus here
end
initial begin
forever begin
#5 CLK_IN1 <= ~CLK_IN1;
end
end
endmodule
輸出為：
完成分頻和倍頻。其中locked的輸出表示輸出時鐘信號穩定可用。
The end.
referrence：http://www.eefocus.com/ilove314/blog/12-02/238051_b3c65.html
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更新：在使用多個時鐘是會出現問題：Port has illegal connections. This port is connected to an input buffe.
解決方法：
http://www.eetop.cn/blog/html/14/56214-20413.html
與50位技術專家面對面20年技術見證，附贈技術全景圖總結
以上是生活随笔為你收集整理的ise的时钟ip核_ISE的IP核clocking wizard使用和例化的全部內容，希望文章能夠幫你解決所遇到的問題。
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