在流水線中，指令解碼decode階段的任務(wù)是將指令中攜帶的信息提取出來，處理器使用這些信息控制后續(xù)流水線來執(zhí)行這條指令。

指令集的復(fù)雜程度直接決定了這部分任務(wù)的工作量，對(duì)于CISC指令集來說，例如x86來說，指令的長(zhǎng)度是不固定的，解碼階段首先需要分辨指令的邊界，這樣才能夠找到有效的指令，而且x86指令的尋址方式也很復(fù)雜，這增加了解碼的難度。對(duì)于RISC指令集來說，指令的長(zhǎng)度是固定，例如MIPS和ARM，都是32位，這樣很容易分辨出來，而且RISC處理器的尋址方式相對(duì)也比較簡(jiǎn)單，這些因素導(dǎo)致RISC處理器的解碼難度要遠(yuǎn)低于CISC處理器，因此RISC處理器在成本和功耗方面天生就比CISC處理器占據(jù)優(yōu)勢(shì)。影響處理器解碼復(fù)雜度還有一個(gè)因素，那就是每周期可以解碼的指令個(gè)數(shù)，由于每條指令都需要一個(gè)完整的解碼電路，所以對(duì)于一個(gè)每周期可以解碼n條的超標(biāo)量處理器來說，就需要n個(gè)解碼電路。

總結(jié)來看，一個(gè)RISC處理器的解碼部分如下

?在超標(biāo)量處理器中，即使是RISC指令集，仍存在一些另類的指令，這些指令不能使用一般指令的處理方式，需要特殊處理，例如有些指令的目的寄存器個(gè)數(shù)多于一個(gè)乘累加和LDM/STM等，這會(huì)影響寄存器重命名register?renaming過程。再例如，有些RISC指令集支持每條指令都條件執(zhí)行，不過這些另類指令使用的頻率并不高，沒有必要讓后面的流水線增加硬件來對(duì)它們進(jìn)行處理，這需要在解碼階段將它們轉(zhuǎn)換為普通的指令，后面的流水線按照一般指令的處理方式來執(zhí)行它們。

6.1?指令緩存

為了減少I-Cache缺失帶來的影響，處理器可以在取指令階段從I-Cache中取出的指令個(gè)數(shù)多于每周期可以解碼的指令個(gè)數(shù)，例如MIPS 74kf處理器中，每周期取出4條指令，但是每周期只可以解碼2條指令，這就需要在取指令和解碼階段之間加入一個(gè)緩存，用來將I-Cache取出的所有指令保存起來，這個(gè)緩存稱為指令緩存instruction?buffer。

（1）四條指令，當(dāng)然這四條指令未必全部都是有效的；

（2）有效指令的個(gè)數(shù)，當(dāng)取指令的地址落在Cache?line的最后三個(gè)字，或者指令組fetch?group中存在被預(yù)測(cè)跳轉(zhuǎn)的分支指令時(shí)，會(huì)導(dǎo)致取指令階段無法向指令緩存中寫入四條指令，此時(shí)使用這個(gè)型號(hào)來告訴指令緩存，那些指令時(shí)有效的。

指令緩存本質(zhì)上是一個(gè)FIFO，它能夠?qū)⒅噶畎凑粘绦蛑兄付ǖ捻樞虼鎯?chǔ)起來，這樣指令在解碼的時(shí)候，仍舊可以按照程序中指定的順序進(jìn)行解碼，便于找到指令間存在的相關(guān)性。指令緩存是超標(biāo)量處理器中必須的部件，其原因有二：

（1）在很多超標(biāo)量處理中，每周期可以取指令的個(gè)數(shù)大于每周期可以解碼指令的個(gè)數(shù)，這樣即使在I-Cache缺失的時(shí)候，指令緩存中仍然有一些余量的指令，如果I-Cache的缺失可以很快的解決，那么基本上不會(huì)引起流水線暫停。

（2）在超標(biāo)量處理器中，即使每周期取指令的個(gè)數(shù)等于每周期解碼指令的個(gè)數(shù)，例如都是4條指令，在流水線的解碼階段卻有一些特殊的指令要處理，這回導(dǎo)致取指令階段得到所有指令沒有辦法在解碼階段全部得到處理。例如乘累加指令有兩個(gè)目的寄存器，為了減少對(duì)寄存器重命名階段的影響，都會(huì)將其拆分成兩條普通的指令，每條指令都只有一個(gè)目的寄存器，因此，一旦在取指令階段得到的指令包括乘累加指令時(shí)，如果不進(jìn)行處理，會(huì)導(dǎo)致解碼之后的指令個(gè)數(shù)多于4條，而后續(xù)的流水線的處理能力都是按照每周期處理4條指令來設(shè)計(jì)的，不可能因?yàn)檫@種不常出現(xiàn)的情況而增阿基后續(xù)流水線的處理能力，這樣會(huì)占用更多的硅片面積，因此就需要在解碼階段對(duì)乘累加類型的指令進(jìn)行處理。

超標(biāo)量處理器中限制的一種折中思想是不為很少出現(xiàn)的情況增加硬件的復(fù)雜度。由于這些限制的存在，在每周期內(nèi)，取指令階段送出的指令不一定能夠在解碼階段全部被解碼，因此就需要一個(gè)地方來暫存這些不能被解碼的指令，這個(gè)地方就是指令緩存，使用它，可以使解碼部分的設(shè)計(jì)更加靈活。

由于指令緩存每周期內(nèi)可以寫入多條指令，也可以讀出多條指令，因此它是一個(gè)多端口的FIFO，實(shí)際是使用交疊interleaving方式，使用多個(gè)單端口的SRAM來實(shí)現(xiàn)，從而避免了使用多端口SRAM所帶來的硬件和速度上的限制。

6.2?一般情況

MIPS指令一般包括兩個(gè)源寄存器Rs和Rt和一個(gè)目的寄存器Rd；ARM指令一般包括三個(gè)源寄存器Rn，Rs和Rm和一個(gè)目的寄存器Rd，情況遠(yuǎn)不止如此，一些特殊情況為：

（1）對(duì)于條件執(zhí)行的指令來說，還包括第四個(gè)源寄存器，也就是CPSR。

（2）所有改變狀態(tài)寄存器的指令，還包括第二個(gè)目的寄存器，即CPSR。

（3）對(duì)于前后變址的load/store指令，也包括第二個(gè)目的寄存器，即用來作為地址的寄存器，當(dāng)指令執(zhí)行完成后，除了將正常地?cái)?shù)據(jù)寫到目的寄存器之外，還需要將地址寄存器的內(nèi)容也進(jìn)行更新。

（4）還有很另類的LDM/STM指令，包括了數(shù)量不確定的目的寄存器和源寄存器。

在上面特殊情況中，前兩條體現(xiàn)在CPSR寄存器，它可以作為源寄存器，也可以作為目的寄存器。在超標(biāo)量實(shí)現(xiàn)中，如果將CPSR寄存器作為一個(gè)普通的寄存器來對(duì)待，那么此時(shí)ARM的每條指令就包括四個(gè)源寄存器和兩個(gè)目的寄存器，這對(duì)寄存器重命名register?renaming過程的映射表的影響非常，本來映射表的端口個(gè)數(shù)已經(jīng)很多了，面積和速度都很難進(jìn)行優(yōu)化，如果在加入額外的端口，那么情況就會(huì)更加糟糕；而且CPSR寄存器的寬度只有4位(N,C,Z,V)，而普通通用寄存器是32位，如果將CPSR寄存器和通用寄存器統(tǒng)一對(duì)待，會(huì)造成很多寄存器不能得到有效利用，32位寄存器只裝入4位的數(shù)據(jù)。考慮到這些限制，一般都是將CPSR寄存器單獨(dú)處理，為CPSR寄存器設(shè)置一個(gè)獨(dú)立的物理寄存器堆Physical?register?file，用來存放重命名之后的CPSR寄存器，并使用一個(gè)單獨(dú)地映射表mapping?table來進(jìn)行管理。

對(duì)于（3）和（4）所體現(xiàn)的特殊性在于，將這些特殊的指令拆分為多條普通的RISC指令，這樣就可以利用一般的硬件對(duì)這些特殊的指令進(jìn)行處理，在超標(biāo)量處理器中，一條指令所攜帶的源寄存器和目的寄存器的個(gè)數(shù)直接決定了寄存器重命名電路在實(shí)現(xiàn)上的難易，例如映射表的端口個(gè)數(shù)，指令間相關(guān)性檢查電路的復(fù)雜度等。

?一般情況下，每周期都會(huì)從指令緩存instruction?buffer中讀取多條指令。從指令緩存中讀取的4條指令未必是4字對(duì)齊，這就需要將4條指令按照程序中原始的順序排序好，送給解碼電路進(jìn)行解碼，這是采用交疊結(jié)構(gòu)的多端口存儲(chǔ)器所必須考慮的問題。

由于RISC指令比較規(guī)整，很容易找出指令中的操作碼op和操作數(shù)operand，在解碼階段產(chǎn)生的流水線控制信號(hào)也會(huì)比較少，因此RISC處理器的解碼一般都可以在一個(gè)周期內(nèi)完成，突出RISC秉承通過簡(jiǎn)化的指令集來簡(jiǎn)化硬件設(shè)計(jì)的復(fù)雜度，從而獲得更高的性能。

RISC處理在解碼解碼完成任務(wù)可以概括為三個(gè)what，它們解釋如下：

（1）what?type，例如指令時(shí)算術(shù)指令，訪問存儲(chǔ)器指令還是分支指令；

（2）what?operation，例如當(dāng)算術(shù)指令時(shí)進(jìn)行何種算術(shù)運(yùn)算

（3）what?resource，例如對(duì)于算術(shù)指令來說，源寄存器和目的寄存器是那些，指令中是否有立即數(shù)等。

6.3?特殊情況

對(duì)于RISC中特殊指令，例如LDM/STM來說，需要多個(gè)周期才能完成，而且他們的目的/源寄存器有多個(gè)，如果在超標(biāo)處理器中對(duì)它們按照普通指令對(duì)待的話，就會(huì)使映射表mapping?table、發(fā)射隊(duì)列issue?queue和重排序緩存ROB等部件面臨眾多的端口要求，大大增加了硬件消耗，并且降低了速度，因此在超標(biāo)量處理器中不會(huì)直接處理復(fù)雜的LDM/STM指令，而是將它們轉(zhuǎn)換為多條簡(jiǎn)單指令。

在x86指令集中，是允許指令中的一個(gè)數(shù)來自于存儲(chǔ)器的，這也是CISC指令的一個(gè)特點(diǎn)，而且為了便于訪問存儲(chǔ)器的指令之間進(jìn)行相關(guān)性檢查，會(huì)將store指令拆分成STA和STD兩條指令，STA指令用于計(jì)算地址，而STD指令用來找到數(shù)據(jù)。

不管對(duì)于CISC指令集還是RISC指令集，使用比較復(fù)雜的指令可以獲得更高的額代碼密度和更低的I-Cache缺失率。但是在超標(biāo)量處理器中這些復(fù)雜的指令引入了額外的麻煩，需要使用更多的硬件資源才可以對(duì)它們進(jìn)行處理。最初在設(shè)計(jì)這些復(fù)雜指令的時(shí)候并沒有考慮超標(biāo)量的實(shí)現(xiàn)，例如ARM指令集是為了在普通的標(biāo)量scalar流水線而設(shè)計(jì)，x86則誕生在編譯器compiler很不發(fā)達(dá)的年代，需要硬件來承擔(dān)更多的責(zé)任。

在現(xiàn)在的高性能應(yīng)用領(lǐng)域，代碼密度這個(gè)寶刀已經(jīng)銹跡斑斑，失去了曾經(jīng)的魅力。

而ARM指令集中這些復(fù)雜指令則需要消耗更多的硅片資源來實(shí)現(xiàn)，導(dǎo)致了功耗的增加，與低功耗設(shè)計(jì)愿景相違背。

在新的ARMv8指令集中，LDM/STM這樣的復(fù)雜指令已經(jīng)被砍掉了，而且通用寄存器的個(gè)數(shù)也變?yōu)?2個(gè)，也不再有指令內(nèi)嵌的移位運(yùn)算，條件執(zhí)行也被限制在少數(shù)的指令上。

6.3.1?分支指令的處理

采用Checkpoint的方式對(duì)分支預(yù)測(cè)失敗的處理器進(jìn)行狀態(tài)恢復(fù)時(shí)，為了減少分支編號(hào)分配電路的復(fù)雜度，需要限制每周期進(jìn)行解碼的分支指令個(gè)數(shù)，例如最多有一條分支指令。

面對(duì)多條分支指令的一個(gè)簡(jiǎn)單解決方法，即遇到分支指令時(shí)，就不在本周期對(duì)這條分支指令后面的指令進(jìn)行解碼，而是將它們放到下個(gè)周期，這個(gè)功能只需要通過改變指令緩存的讀指針即可。

如果采用基于ROB的方法對(duì)分支預(yù)測(cè)失敗時(shí)的處理器進(jìn)行狀態(tài)恢復(fù)，就不在需要進(jìn)行編號(hào)的分配工作了。

在解碼階段還有一個(gè)重要任務(wù)，就是對(duì)分支預(yù)測(cè)是否正確進(jìn)行初步的檢查，越早地發(fā)現(xiàn)錯(cuò)誤的分支預(yù)測(cè)，引起的懲罰penalty越小，而一些直接跳轉(zhuǎn)類型的分支指令在解碼階段就可以計(jì)算出目標(biāo)地址，因此可以在解碼階段對(duì)這些分支指令的目標(biāo)地址是否正確進(jìn)行檢查。

分支指令在解碼階段是無法得到實(shí)際方向的(除了Jump指令，因?yàn)樗偸翘D(zhuǎn)的，一般不會(huì)預(yù)測(cè)錯(cuò)誤)，因?yàn)樵诮獯a階段也就無法對(duì)分支預(yù)測(cè)的方向進(jìn)行檢查，這需要等到后續(xù)的流水線階段才可以完成。

6.3.2?乘累加/乘法指令的處理

一般來說，越是簡(jiǎn)單的指令，越容易在超標(biāo)量處理器中實(shí)現(xiàn)。MIPS中的特殊指令乘累加和乘法是一種特殊的指令，它的特殊之處在于指令中包括兩個(gè)目的寄存器，且不屬于通用寄存器。

乘法和目的寄存器有兩個(gè)目的寄存器，非常規(guī)的情況就為重命名電路帶來了麻煩。不僅如此，如果把這條乘累加.乘法指令直接放到ROB中，則ROB需要能夠存放兩個(gè)目的寄存器，這種非常規(guī)情況也增加了ROB的面積，而且由于大部分指令都不是乘累加類型的指令，所以ROB中增加的部分絕大部分時(shí)間都是沒有使用的，采用以下兩部來解決這個(gè)問題：

（1）將寄存器Hi和Lo分配給MIPS處理的第33個(gè)和34個(gè)通用寄存器，當(dāng)然在指令集中是看不到這個(gè)過程的，這種分配只是在處理器內(nèi)部進(jìn)行，寄存器重命名過程的重映射表也相應(yīng)地需要支持34個(gè)通用寄存器。

（2）將乘法/乘累加指令拆分成兩條指令。

這兩條指令經(jīng)過重命名后并寫到ROB中，會(huì)占用了ROB的兩個(gè)表項(xiàng)entry，需要讀取四個(gè)源寄存器，兩個(gè)目的寄存器。其實(shí)在處理器內(nèi)部，被拆分的乘累加指令并不是單獨(dú)去完成運(yùn)算的，而是在流水線執(zhí)行階段，仍舊以一個(gè)完整的乘累加指令來完成運(yùn)算，因此指令的拆分只是更有利于寄存器重命名，以及便于在ROB中存放，每條被拆分的指令并不是單獨(dú)地進(jìn)行運(yùn)算。

當(dāng)然，要實(shí)現(xiàn)上述功能，還需要對(duì)發(fā)射隊(duì)列issue?queue做特殊處理，將乘法指令和乘累加指令使用一個(gè)運(yùn)算單元Function Unit，這個(gè)FU的發(fā)射隊(duì)列和其他的有所不同，它包括四個(gè)源操作數(shù)，兩個(gè)目的寄存器。在解碼階段被拆分的指令，經(jīng)過寄存器重命名后，就要寫到ROB和發(fā)射隊(duì)列中，這個(gè)階段就是Dispatch，此時(shí)寫到ROB中仍舊是以兩條指令的方式寫入，占據(jù)ROB中兩個(gè)連續(xù)的空間；而寫發(fā)射隊(duì)列的時(shí)候，則是將兩條指令進(jìn)行了融合，這兩條指令在發(fā)射隊(duì)列中變成一條完整的乘累加或乘法指令，這樣就能保證FU在執(zhí)行的時(shí)候，能夠執(zhí)行一個(gè)完整的乘累加或者乘法指令。

對(duì)于一個(gè)周期內(nèi)解碼的四條指令中包括乘累加指令，采用下面兩種方法來解決;

方法一：在解碼階段和寄存器重命名階段之間加入一個(gè)緩存，用它來替換流水線寄存器，暫存解碼階段產(chǎn)生的指令信息。但是，由于指令經(jīng)過解碼之后會(huì)得到很多的信息，例如流水線的控制信號(hào)燈，導(dǎo)致這個(gè)緩存需要的位寬很大，在一定程度上增加了硬件面積。

方法二：限制每周期可以解碼的個(gè)數(shù)，一旦在解碼階段發(fā)現(xiàn)乘累加指令，例如MADD，那么只有在MADD1指令及其之前的指令可以解碼，在MADD2及其之后的指令需要等到下個(gè)周期才可以解碼。

6.3.3?前后變址指令的處理

在ARM指令集中還有一種前后變址的尋址方式，能夠在一條指令中完成兩個(gè)任務(wù)，普通流水線處理器是容易實(shí)現(xiàn)的，但是在超標(biāo)量實(shí)現(xiàn)中，會(huì)帶來額外的麻煩。例如ARM中的一條load指令：

LDR R2，[R1，#4]；

此指令執(zhí)行了兩個(gè)操作，即從存儲(chǔ)器中將地址[R1+4]中的數(shù)據(jù)放到寄存器R2中，并且把用作地址的寄存器R1更新為R1+4的值。此時(shí)目的寄存器包括R1和R2，而兩個(gè)目的寄存器會(huì)給寄存器重命名以及之后例如喚醒帶來麻煩，因?yàn)樵诔瑯?biāo)量處理器實(shí)現(xiàn)時(shí)，仍舊會(huì)在處理器內(nèi)部將這個(gè)復(fù)雜的load指令拆分成兩條普通的指令。

一條普通的load指令實(shí)現(xiàn)load數(shù)據(jù)的功能；

一條加法指令，用來改變地址寄存器。

這個(gè)拆分過程是在解碼階段完成的，

實(shí)現(xiàn)同樣的功能，ARM處理器占用更少的指令存儲(chǔ)器空間，使得ARM處理的I-Cache?miss?rate低于MIPS處理器；但是ARM需要在處理器內(nèi)部使用硬件將指令進(jìn)行拆分，這需要占據(jù)更多的硅片面積，也導(dǎo)致了功耗增加。

6.3.4 LDM/STM指令的處理

STM指令將多個(gè)寄存器的內(nèi)容保存在存儲(chǔ)器中一片連續(xù)的空間內(nèi)，LDM指令可以將存儲(chǔ)器中一片連續(xù)地址空間上的數(shù)據(jù)加載到多個(gè)寄存器中，在超標(biāo)量處理器中，需要將它們拆分為多條普通的load/store指令。例如LDM指令;

LDM R5!, {R0~R3}

這條指令將存儲(chǔ)器中四個(gè)地址的數(shù)據(jù)memory[R5],memory[R5+4],memory[R5+8],memory[R5+12]讀取到R0，R1，R2，R3中，并將作為地址的寄存器R5更新為新值R5+12，因此這條指令相當(dāng)于完成了五個(gè)任務(wù)。超標(biāo)量處理器的解碼階段會(huì)將其拆分為4條普通的load指令和一條普通的add指令。

LDR R0, #0[R5]

LDR R0, #4[R5]

LDR R0, #8[R5]

LDR R0, #12[R5]

ADD R5, R5,12

拆分之后，LDM指令仍舊需要多個(gè)周期才可以完成，而且這種拆分需要一些邏輯電路，并對(duì)處理器的周期時(shí)間產(chǎn)生負(fù)面影響。

為什么要沖寄存器列表的最低位開始，順序進(jìn)行查找呢？這是因?yàn)樵贚DM/STM指令中，寄存器按照編號(hào)從小到大的順序和存儲(chǔ)器中一片連續(xù)的地址空間相對(duì)應(yīng)，因此必須按照順序找到寄存器列表中的寄存器，才可以正確的和存儲(chǔ)器的地址相對(duì)應(yīng)。

6.3.5?條件指令的處理

在ARM中，每條指令的編碼中，Bit[31:28]用作了條件碼，用來判斷當(dāng)前CPSR寄存器中的值是否是想要的值，從而決定這條指令是否執(zhí)行。

ARM處理器中，條件執(zhí)行的本質(zhì)將CPSR寄存器也作為一個(gè)源目的寄存器來對(duì)待，當(dāng)一條指令的執(zhí)行需要改變狀態(tài)寄存器時(shí)，CPSR作為一個(gè)目的寄存器，而當(dāng)一條指令需要條件執(zhí)行時(shí)，狀態(tài)寄存器CPSR就作為源寄存器。

超標(biāo)量處理器中指令都是亂序執(zhí)行，條件執(zhí)行的指令讀取到CPSR寄存器的內(nèi)容未必就是自己想要的。

在超標(biāo)量寄存器的ARM處理器中，需要對(duì)條件執(zhí)行的情況加以處理。當(dāng)一條指令要改寫CPSR寄存器時(shí)，使用一個(gè)新的CPSR寄存器來保存這個(gè)指令的狀態(tài)，并給這個(gè)CPSR寄存器賦予一個(gè)新的名字，與之對(duì)應(yīng)的條件執(zhí)行指令都會(huì)使用這個(gè)新的CPSR寄存器作為它們的一個(gè)源寄存器。

總結(jié)

以上是生活随笔為你收集整理的超标量处理器设计 姚永斌 第6章 指令解码 摘录的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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