1、本課程的講授目標：了解一種新技術EDA；掌握一種設計工具(器件：Altera FPGA軟件：Quartus II)；掌握一種語言Verilog HDL。

2、使用Quartus II進行邏輯設計，常用的設計思想的輸入方式有：原理圖、HDL 等。

3、高級語言C程序經過軟件程序編譯器形成cpu指令/數據代碼流；Verilog HDL程序經過綜合器形成電路網表文件

4、CPLD是在PAL，GAL等類型器件的基礎上發展起來的與或陣列型PLD器件，大多數FPGA采用了查找表結構，其物理結構是靜態存儲器SRAM.。

5、JTAG邊界掃描技術用于對高密度、引腳密集的器件和系統進行測試，如：CPU，DSP，ARM，PLD 等。同時，JTAG接口也被賦予了更多的功能：編程下載、在線邏輯分析。

6、使用Verilog HDL進行邏輯設計，變量的值有4種狀態：0、1、x、z；

7、定義邏輯功能的幾種基本方法：用assign持續賦值語句定義、用always過程塊定義、調用元件(元件例化)。

8、整數按如下方式書寫：+/-'即+/-'size 為對應二進制數的寬度；base為進制；value是基于進制的數字序列。進制有如下4種表示形式：

二進制(b或B)、十進制(d或D或缺省)、十六進制(h或H)、八進制(o或O)

9、定義reg型標量型變量：reg qout;//變量名qout

10、定義wire型向量：wire[7:0] databus；//databus的寬度是8位

11、在狀態機設計中使用一位熱碼定義5種狀態，并定義狀態變量：

parameter s0=5’b00001，s1=5’b 00010，s2=5’b 00100，s3=5’b 01000，s4=5’b 10000；

reg [4:0] state,next_state;

12、在狀態機設計中使用順序碼定義5種狀態，并定義狀態變量：

parameter s0=3’b 000，s1=3’b 001，s2=3’b 010，s3=3’b 011，s4=3’b 100；

reg [2:0] state,next_state;

總結

以上是生活随笔為你收集整理的e几个灯同时亮灭两次verilog_FPGA题及答案的全部內容，希望文章能夠幫你解決所遇到的問題。

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