串并轉(zhuǎn)換設(shè)計(jì)技巧

串并轉(zhuǎn)換是 FPGA 設(shè)計(jì)的一個(gè)重要技巧，它是數(shù)據(jù)流處理的常用手段，也是面積與速度互換思想的直接體現(xiàn)。串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用 寄存器、 RAM 等實(shí)現(xiàn)。前面在乒乓操作的圖例中，就是通過 DPRAM 實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了 DPRAM ，數(shù)據(jù)的緩沖區(qū)可以開得很大，對(duì)于數(shù)量比較小的設(shè)計(jì)可以采用寄存器完成串并轉(zhuǎn)換。如無特殊需求，應(yīng)該用同步時(shí)序設(shè)計(jì)完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到 并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實(shí)現(xiàn)：

prl_temp<={prl_temp,srl_in};

其中， prl_temp 是并行輸出緩存寄存器， srl_in 是串行數(shù)據(jù)輸入。對(duì)于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用 case 語句判斷實(shí)現(xiàn)。對(duì)于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實(shí)現(xiàn)。串并轉(zhuǎn)換的方法比較簡(jiǎn)單，在此不必贅述。

流水線操作設(shè)計(jì)思想

首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非 FPGA 、 ASIC 設(shè)計(jì)中優(yōu)化時(shí)序所用的 “Pipelining” 。

流水線處理是高速設(shè)計(jì)中的一個(gè)常用設(shè)計(jì)手段。如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù)處理是 “ 單流向 ” 的，即沒有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法來提高系統(tǒng)的工作頻率。

流水線設(shè)計(jì)的結(jié)構(gòu)示意圖如圖 3 所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的 n 個(gè)操作步驟單流向串聯(lián)起來。流水線操作的最大特點(diǎn)和要求是，數(shù)據(jù)流在各個(gè)步驟的處理從時(shí)間上看是連續(xù)的，如果將每個(gè)操作步驟簡(jiǎn)化假設(shè)為通過一個(gè) D 觸發(fā)器 ( 就是用寄存器打一個(gè)節(jié)拍 ) ，那么流水線操作就類似一個(gè)移位寄存器組，數(shù)據(jù)流依次流經(jīng) D 觸發(fā)器，完成每個(gè)步驟的操作。流水線設(shè)計(jì)時(shí)序如圖 4 所示。

流水線設(shè)計(jì)的一個(gè)關(guān)鍵在于整個(gè)設(shè)計(jì)時(shí)序的合理安排，要求每個(gè)操作步驟的劃分合理。如果前級(jí)操作時(shí)間恰好等于后級(jí)的操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)的輸 出直接匯入后級(jí)的輸入即可；如果前級(jí)操作時(shí)間大于后級(jí)的操作時(shí)間，則需要對(duì)前級(jí)的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級(jí)輸入端；如果前級(jí)操作時(shí)間恰好小于后級(jí)的 操作時(shí)間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成后級(jí)數(shù)據(jù)溢出。

在 WCDMA 設(shè)計(jì)中經(jīng)常使用到流水線處理的方法，如 RAKE 接收機(jī)、搜索器、前導(dǎo)捕獲等。流水線處理方式之所以頻率較高，是因?yàn)閺?fù)制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。

轉(zhuǎn)載于:https://www.cnblogs.com/FPGA_DSP/archive/2010/03/13/1684844.html

總結(jié)

以上是生活随笔為你收集整理的FPGA开发经验谈－FPGA 设计的四种常用思想与技巧（二）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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