Arria10_emif
DDR3?由排（Rank）,體（Bank），行（Row）,列（Column）組成的四維結構。
Arria10是第一批支持ddr4的altera
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Arria10與老器件相比的新結構
（1）? 更多的硬（核）件資源
硬phy
用于校準的硬Nios II處理器
一些協議還有硬核控制器
（2）? 專門的硬件資源實現EMIF，包括快速IO邏輯和專門的時鐘結構
（3）? 高的時序性能使時序收斂變的簡單
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Arria10實現外部內存接口的獨特的架構性特征
在老的器件中IO里的大部分PHY接口和讀寫通路都是硬的，但是控制器和校準算法是軟邏輯實現的。在第10代器件一些內存協議的整個接口，除了訪問內存的用戶邏輯，都是用器件的硬資源。
Arria10最多有4個列，中間兩列是IO，兩邊兩列是高速收發器。每個列中最多達13個Banks
TheI/O subsystem provides the following features:
? General-purpose I/O registers and I/O buffers
? On-chip termination control (OCT)
? I/O PLLs for external memory interfaces and user logic
? Low-voltage differentialsignaling (LVDS)
? External memory interface components, as follows:
? Hard memory controller
? Hard PHY
? Hard Nios processor and calibration logic
? DLL
?IO列
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Arria 10 EMIF Architecture: I/O Bank
每個bank連接到48 IO個腳，48個IO管腳被分為4個IO lanes（12 IO per lane），每個Lane包括標準的單端或者差分GPIO Buffer邏輯，SERDES和動態CPA電路也一樣。
每個Bank包含自己的PLL和獨立的硬內存控制器塊。硬內存控制器塊包含實現內存接口所需要的所有資源。這個包括控制本身，校準邏輯，DLL和CPA電路。
硬內存控制塊包含：
Controller
Sequencer
DLL
Clock phase alignment(CPA)
在多Bank接口中，只有一個Bank的的內存控制器會被用到，其余Bank中的則被關閉。
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Arria 10 EMIF Architecture: I/O Lane
每個IO lane 可以實現一個x8/x9的
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2、I/O AUX
每個IO column頂部都一個叫做I/O AUX特定模塊。下圖是一個column
IO AUX模塊包括一個hard的niosii子系統，子系統通過avalon內存映射連接到每一個bank。IO AUX的時鐘由DIE內的oscillator提供。
子系統的校準方式和老器件相同。NIOSII處理器實現內存初始化時的校準算法，用以修正數據和時鐘之間的skew。跟以前一樣，校準算
法給出了DQ和DQS之間的時序裕量。校準的代碼是固化編程在IO AUX模塊里。因為每個column都只有一個IO AUX，所以校準是順
序進行的，而老的器件，校準是并行的，因為每個接口有自己的用軟件實現的校準系統。IO AUX是針對內存接口的特定資源，其他設計
都沒有辦法使用。
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3、Clocking
對于Arria10器件，每一個bank有自己的PLL，且PLL和時鐘網絡只驅動本bank的IO。這有利于降低時鐘網絡的jitter。
沒有被用于內存接口的PLL可以驅動其他邏輯。對于多Bank的使用，就需要平衡參考時鐘樹來同步不同BANK之間的
時鐘，參考時鐘樹驅動每一個BANK里的PLL參考時鐘。通過平衡的參考時鐘樹分支來保證參考時鐘到達每一個PLL是
同時的。BANKS之間的時鐘進一步通過內存IP調整每一個PLL的參數達到同步。
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Clock Phase Alignment（CPA）
改善用戶邏輯與EMIF PHY之間的接口時序。
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DQS Clock Tree
DQS時鐘樹均勻地分發給讀捕獲的輸入DQS Strobe信號。它基于內存數據組的寬度。
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DQ與DQS的對齊方式
The DQ signals are edge-aligned with the DQS signal during a read from the
memory and are center aligned with the DQS signal during a write to the memory.
The memory controller shifts the DQ signals?by –90 degrees during a write
operation to center align the DQ and DQS signals. The PHY IP delays the
DQS signal during a read, so that the DQ and DQS signals are center
aligned at the capture register. Altera?devices use a phase-locked
loop (PLL) to center-align the DQS signal with respect to the DQ signals
during writes and Altera devices use dedicated DQS phase-shiftcircuitry
to shift the incoming DQS signal?during reads
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?DQS,DQ和DM的板上布線要求嚴格匹配
TheDQS, DQ, and DM board trace?lengths need to be tightly matched (within 20 ps)
?DM信號的生成
To generate the DM signal,Altera recommends that you use the spare DQ pin within the same DQS group as the respective data, to
minimize skew.
DQ和DQS信號的分配
同一個DQS組的DQS和DQ信號要分配到一個lane
不同DQS組的DQ信號不能分配到同一lane
?Bank 2A
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從上圖中看到Bank 2A與別的Bank似乎有不同的地址，
?外部存儲器接口的 I/O Bank 2A 的使用
?除了通用 I/O 的使用，Arria 10 器件也將 I/O bank 2A 用于操作相關的器件配置。由于配置相關的
使用，必須遵循幾個指南以使用外部存儲器接口的 I/O bank 2A。
? 不要將配置相關操作所要求的 I/O bank 2A 的管腳用作外部存儲器接口管腳，即使配置已經完成。例如：
? 用于快速被動并行(FPP)配置總線的管腳
? 用于部分重配置控制信號的管腳
? 確保外部存儲器接口 I/O 電壓與配置 I/O 電壓兼容。
? 運行 Quartus Prime 適配確定器件的外部存儲器接口的管腳布局是否有效。
I/O bank 中 I/O 管腳的數量，以及可用的 I/O bank 的可用性，在不同的器件封裝中有所不同。只有 48 個I/O 管腳的 I/O bank 對外部存儲器接口可用。
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EMIF IP的時鐘域
EMIF只有一個單獨的時鐘域，這個時鐘與存儲器時鐘接口速率比是有關系的。如果是Quartuer-rate接口，選擇存儲器接口時鐘為800M，那么EMIF的時鐘為200M。
由同一個參考時鐘驅動的每個EMIF，都有自己的獨立核時鐘，如果要實現多個EMIF接口，需要用到以下策略：
1、把每個EMIF時鐘為異步的
2、使用Core clock Shareing 選項強制每個EMIF使用同一個核時鐘
Arria10 EMIF 和SmartVID
EMIF與SmartVID 電壓管理系統共用，可以降低功耗。EMIF與SmartVID控制器共同使用，可以通過握手協議保證電壓調整完之后再去實現EMIF校準。
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轉載于:https://www.cnblogs.com/zhongguo135/p/8486966.html
總結
以上是生活随笔為你收集整理的Arria10_emif的全部內容，希望文章能夠幫你解決所遇到的問題。
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