在傳統的設計中，軟件似乎不是硬件設計和驗證工程師一開始就關心的事情。RTL設計就是硬件設計，而Testbench的設計目的就是激勵、響應、檢查硬件的RTL設計的行為是否正確。Testbench是為驗證RTL代碼而設計，因此很多時候Testbench所完成的工作大部分都是軟件工作，在SoC 設計中更是如此。因此，實際上，采用C/C++等軟件語言更適合Testbench。Testbench大都是行為模型，所有的硬件描述語言都支持行為級建模。對于SystemC，行為級建模似乎更加重要。為了強調行為建模的重要性，在SystemC和 SystemVerilog逐漸流行的同時，transaction level modeling事務處理級建模(TLM)被越來越多的使用。TLM建模從整體考慮現代電子系統，從一開始就迅速完成的高層次系統行為的描述，確定最佳系統架構。此后，在該模型的基礎上，逐步將模型從更加抽象改進為更加細化，軟件和硬件設計可以同時展開，混合驗證，從而在保證設計優化的情況下減少仿真時間以加速設計收斂。

Transaction，即事務，是一個比較抽象的概念。在筆者看來，一個事務就是只一次原子的操作或者通信行為，比如一次讀取存儲器的操作、一次寫存儲器的操作、一個讀改寫操作，甚至一次DMA操 作。原子在這里的含義是不能被打破或者中斷。 在一個總線系統中，總線的一次讀或者一次寫操作通常會被認為是事務；在一個包通信系統中，發送一個包通常被認為是一個事務。因此，從硬件的角度，一個事務是兩個實體（進程、模塊、通道等）間的一次控制或者數據傳輸。從軟件的角度，一次事務通常被理解為一個函數調用。該調用的結果通常是參數被傳到被調用函 數，返回值被傳回到調用函數，該調用過程可能立刻返回，也可能因為發生阻塞在后來的某一個系統時間點返回。

總結

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