一、PC終端概述

PC終端，Personal Computer 智能終端，通俗的講，就是利用電腦GUI界面控制我們的外部硬件電路。

因此設(shè)計(jì)到了PC與外部硬件電路的通信接口。對(duì)于臺(tái)式電腦、個(gè)人筆記本，最常用的接口就是USB接口、串口、并口、PS2接口、網(wǎng)口。在我們電子設(shè)計(jì)中的PC終端軟件的通信，應(yīng)用最多的就是串口、其次是USB接口、再就是網(wǎng)口。（對(duì)于現(xiàn)在大部分筆記本沒(méi)有了串口，我們可以用USB專串口線來(lái)代替。）這三種接口速度和性質(zhì)不同，各有千秋：

（1）電子產(chǎn)品中，很多低速的數(shù)據(jù)采集，一些點(diǎn)陣系統(tǒng)的配置，GPRS模塊的調(diào)試等，都用串口來(lái)實(shí)現(xiàn)跟PC的通信。甚至一些單片機(jī)（宏晶STC）的配置都用串口實(shí)現(xiàn)通信。串口最高可以達(dá)到128000bps的速率，在低速場(chǎng)合下，完全能夠?qū)崿F(xiàn)與PC的通信，來(lái)滿足我們各種要求，來(lái)實(shí)現(xiàn)對(duì)數(shù)據(jù)的實(shí)時(shí)處理。

（2）設(shè)計(jì)到高速的數(shù)據(jù)傳輸、視頻圖像傳輸?shù)鹊?#xff0c;一般用USB接口來(lái)交換數(shù)據(jù)。比方說(shuō)我們的硬盤、U盤、各種硬件下載器（USB BLUSTERO(∩_∩)O哈哈~）、以及實(shí)時(shí)圖像采集、視頻采集等，都是用USB接口來(lái)實(shí)現(xiàn)的。目前USB已經(jīng)發(fā)展到了USB 3.0，但還是以USB 2.0為主，最高能夠達(dá)到480Mbps(60MB/s)高速，足夠的帶寬滿足我們對(duì)高速、海量數(shù)據(jù)的采集處理。

（3）最后就是網(wǎng)口的通信，一般網(wǎng)口用來(lái)上網(wǎng)傳輸數(shù)據(jù)，但是也可以用來(lái)硬件和PC之間的數(shù)據(jù)傳輸。一般網(wǎng)絡(luò)，千兆的能力，NetFPGA，用FPGA實(shí)現(xiàn)的通信協(xié)議，早已不是夢(mèng)想。近年來(lái)流行的網(wǎng)絡(luò)攝像頭，就是通過(guò)網(wǎng)絡(luò)來(lái)傳輸（當(dāng)然也有通過(guò)WiFi飛）；現(xiàn)在超市、廣場(chǎng)的超大真彩點(diǎn)陣是數(shù)據(jù)傳輸，由于數(shù)據(jù)量之大，一般采用網(wǎng)絡(luò)傳輸，來(lái)達(dá)到顯示的實(shí)時(shí)性。

最后，我們的PC終端軟件，就是通過(guò)C++、MFC、C#等語(yǔ)言編寫軟件，對(duì)這些接口的驅(qū)動(dòng)，來(lái)對(duì)數(shù)據(jù)的采集處理，從而達(dá)到用戶預(yù)期的要求。本章中主要講解FPGA硬件平臺(tái)的UART、USB通信接口的軟硬件設(shè)計(jì)，并且對(duì)Bingo的代碼設(shè)計(jì)稍作分析，希望對(duì)你有用。

二、UART通信接口設(shè)計(jì)

1、UART通信協(xié)議

UART：Universal Asynchronous Receiver/Transmitter，通用異步接收/發(fā)送裝置，所謂異步，就是說(shuō)發(fā)送和接受不能同時(shí)進(jìn)行，是單工的。對(duì)于UART的verilog設(shè)計(jì)，簡(jiǎn)單的說(shuō)就是需要“波特率發(fā)生器”與“數(shù)據(jù)傳輸時(shí)序”兩個(gè)模塊，如下：

（1）波特率

在UART通信協(xié)議中很重要的一個(gè)定義，就是“波特率”，即傳輸數(shù)據(jù)時(shí)的速率。波特率一般有以下這些：

（2）數(shù)據(jù)傳輸時(shí)序

對(duì)于UART數(shù)據(jù)傳輸?shù)膮f(xié)議，如下所示。其中奇偶校驗(yàn)位與停止位不是必須的。而“起始位、資料位、停止位”則是必須的。一般資料位為8 bits。

位	定義
起始位	先發(fā)出一個(gè)邏輯”0”的信號(hào)，表示傳輸字符的開始。
資料位	緊接著起始位之后。資料位的個(gè)數(shù)可以是4、5、6、7、8等，構(gòu)成一個(gè)字符。通常采用ASCII碼。從最低位開始傳送，靠時(shí)鐘定位。
奇偶校驗(yàn)位	資料位加上這一位后，使得“1”的位數(shù)應(yīng)為偶數(shù)(偶校驗(yàn))或奇數(shù)(奇校驗(yàn))，以此來(lái)校驗(yàn)資料傳送的正確性。
停止位	它是一個(gè)字符數(shù)據(jù)的結(jié)束標(biāo)志。可以是1位、1.5位、2位的高電平。
空閑位	處于邏輯“1”狀態(tài)，表示當(dāng)前線路上沒(méi)有資料傳送。

具體的時(shí)序圖如下所示。A-b為起始位，b-c為資料位，c-d為停止位。

2、UART硬件設(shè)計(jì)

UART是計(jì)算機(jī)中串行通信端口的關(guān)鍵部分。在計(jì)算機(jī)中，UART相連于產(chǎn)生兼容RS232規(guī)范信號(hào)的電路。RS232標(biāo)準(zhǔn)定義邏輯“1”信號(hào)相對(duì)于地為-3到-15伏，而邏輯“0”相對(duì)于地為3到15伏。所以，當(dāng)一個(gè)微控制器中的UART相連于PC時(shí)，它需要一個(gè)RS232驅(qū)動(dòng)器來(lái)轉(zhuǎn)換電平。

如下圖所示，UART硬件電路灰常的簡(jiǎn)單，只需要一塊電平轉(zhuǎn)換芯片即可。電平轉(zhuǎn)換芯片一般用Max3232、Max232，SP3232等，其中Maxim公司的電平轉(zhuǎn)換芯片比較常用。跟PC和處理器相連接的，只要相應(yīng)的TXD、RXD兩根信號(hào)線即可。

3、UART Verilog設(shè)計(jì)

基于FPGA的UART設(shè)計(jì)，其實(shí)在單片機(jī)中沒(méi)有這么一說(shuō)。單片機(jī)中早已有了UART的IP，我們只要調(diào)用函數(shù)即可，但FPGA中，純硬件設(shè)計(jì)電路上，我們想要使用串口來(lái)調(diào)試，那我們就必須了解徹底UART通信協(xié)議，必須自己動(dòng)手寫UART的硬核。利用硬件描述語(yǔ)言，相當(dāng)?shù)姆奖恪?/span>

UART驅(qū)動(dòng)代碼的編寫，算是比較簡(jiǎn)單的設(shè)計(jì)了。Bingo當(dāng)年用VHDL編寫串口通信，后來(lái)學(xué)了Verilog，重新來(lái)過(guò)，最后修改串口，改善得到穩(wěn)定的版本，經(jīng)過(guò)多次測(cè)試，上萬(wàn)數(shù)據(jù)傳輸未出現(xiàn)過(guò)錯(cuò)誤，已應(yīng)用于多個(gè)項(xiàng)目中，在此獻(xiàn)丑，希望對(duì)你有用。

以下是相關(guān)的下載信息：

（1）串口調(diào)試助手

http://www.chinaaet.com/lib/detail.aspx?id=86809

（2）uart_io_test工程

http://www.chinaaet.com/lib/detail.aspx?id=86812

（3）uart_fifo_design工程

http://www.chinaaet.com/lib/detail.aspx?id=86813

對(duì)于基于FPGA的Verilog設(shè)計(jì)UART通信接口的代碼分析，如下所示：

（1）波特率發(fā)生器

如果您看過(guò)前面章節(jié)，那您是否還記得“第九章 為所欲為——教你什么才是真正的任意分頻”？此處我們?yōu)榱诉_(dá)到標(biāo)準(zhǔn)的頻率，最大極限的不想出現(xiàn)任何誤差，Bingo利用自己設(shè)計(jì)的“相位控制分頻原理”，來(lái)完成此模塊的設(shè)計(jì)。具體的分頻原理請(qǐng)看第九章，此處不再做累贅的闡述，謝謝。

關(guān)于本模塊的主要代碼，如下：

/*************************************************

* Module Name : clk_generator.v

* Engineer : Crazy Bingo

* Target Device : EP2C8Q208C8

* Tool versions : Quartus II 11.0

* Create Date : 2011/01/27

* Revision : v1.0

* Description :

**************************************************/

module?clk_generator

(

input?clk,

input?rst_n,

output?clk_bps,

output?clk_smp

);

//------------------------------------------

/************clk_smp = 16*clk_bps************

Freq_Word1 <= 32'd25770; Freq_Word1 <= 32'd412317; //300 bps

Freq_Word1 <= 32'd51540; Freq_Word2 <= 32'd824634; //600 bps

Freq_Word1 <= 32'd103079; Freq_Word2 <= 32'd1649267; //1200 bps

Freq_Word1 <= 32'd206158; Freq_Word2 <= 32'd3298535; //2400 bps

Freq_Word1 <= 32'd412317; Freq_Word2 <= 32'd6597070; //4800 bps

Freq_Word1 <= 32'd824634; Freq_Word2 <= 32'd13194140; //9600 bps

Freq_Word1 <= 32'd1649267; Freq_Word2 <= 32'd26388279; //19200 bps

Freq_Word1 <= 32'd3298535; Freq_Word2 <= 32'd52776558; //38400 bps

Freq_Word1 <= 32'd3693672; Freq_Word2 <= 32'd59098750; //43000 bps

Freq_Word1 <= 32'd4810363; Freq_Word2 <= 32'd76965814; //56000 bps

Freq_Word1 <= 32'd4947802; Freq_Word2 <= 32'd79164837; //57600 bps

Freq_Word1 <= 32'd9895605; Freq_Word2 <= 32'd158329674; //115200bps

Freq_Word1 <= 32'd10995116; Freq_Word2 <= 32'd175921860; //128000bps

Freq_Word1 <= 32'd21990233; Freq_Word2 <= 32'd351843721; //256000bps

*****************************************************/

//only want to generate beautiful clk for bsp and sample

reg?[31:0]?bps_cnt1;

reg?[31:0]?bps_cnt2;

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

bps_cnt1?<=?0;

bps_cnt2?<=?0;

end

else

begin

bps_cnt1?<=?bps_cnt1?+?32'd9895605;

//Bps=115200bps

bps_cnt2?<=?bps_cnt2?+?32'd158329674;

//Bps=115200bps*16

end

end

//------------------------------------------

//clk_bps sync bps generater

reg?clk_bps_r0,clk_bps_r1,clk_bps_r2;

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

clk_bps_r0?<=?0;

clk_bps_r1?<=?0;

clk_bps_r2?<=?0;

end

else

begin

if(bps_cnt1?<?32'h7FFF_FFFF)

clk_bps_r0?<=?0;

else

clk_bps_r0?<=?1;

clk_bps_r1?<=?clk_bps_r0;

clk_bps_r2?<=?clk_bps_r1;

end

end

assign?clk_bps?=?~clk_bps_r2?&?clk_bps_r1;

//------------------------------------------

//clk_smp sync receive bps generator

reg?clk_smp_r0,clk_smp_r1,clk_smp_r2;

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

clk_smp_r0?<=?0;

clk_smp_r1?<=?0;

clk_smp_r2?<=?0;

end

else

begin

if(bps_cnt2?<?32'h7FFF_FFFF)

clk_smp_r0?<=?0;

else

clk_smp_r0?<=?1;

clk_smp_r1?<=?clk_smp_r0;

clk_smp_r2?<=?clk_smp_r1;

end

end

assign?clk_smp?=?~clk_smp_r2?&?clk_smp_r1;

endmodule

代碼中Bingo設(shè)置了多個(gè)選項(xiàng)的bps，根據(jù)您的需要，可以直接修改代碼，來(lái)達(dá)到自己的要求。本模塊的功能主要功能是生成兩個(gè)時(shí)鐘：

a) clk_bps : UART TXD信號(hào)線數(shù)據(jù)發(fā)送的波特率

b) clk_smp： UART RXD信號(hào)線數(shù)據(jù)接受的采樣速率，以對(duì)已波特率的16倍速度采樣，捕獲數(shù)據(jù)的中點(diǎn)，在數(shù)據(jù)最穩(wěn)態(tài)讀取數(shù)據(jù)，達(dá)到最大限制的穩(wěn)定。

（2）TXD發(fā)送模塊

這部分代碼比較簡(jiǎn)單，因?yàn)镕PGA是主控，只要根據(jù)固定的時(shí)序給數(shù)據(jù)即可。Bingo設(shè)計(jì)了一個(gè)狀態(tài)機(jī)來(lái)完成時(shí)序，狀態(tài)機(jī)代碼如下：

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

txd_state?<=?T_IDLE;

txd_flag_r?<=?0;

txd?<=?1'b1;

end

else

begin

case(txd_state)

T_IDLE:

begin

txd?<=?1;

txd_flag_r?<=?0;

if(txd_en?==?1)

txd_state?<=?T_SEND;

else

txd_state?<=?T_IDLE;

end

T_SEND:

begin

if(clk_bps?==?1)

begin

if(txd_cnt?<?4'd9)

txd_cnt?<=?txd_cnt?+?1'b1;

else

begin

txd_cnt?<=?0;

txd_state?<=?T_IDLE;

txd_flag_r?<=?1;

end

case(txd_cnt)

4'd0:?txd?<=?0;

4'd1:?txd?<=?txd_data[0];

4'd2:?txd?<=?txd_data[1];

4'd3:?txd?<=?txd_data[2];

4'd4:?txd?<=?txd_data[3];

4'd5:?txd?<=?txd_data[4];

4'd6:?txd?<=?txd_data[5];

4'd7:?txd?<=?txd_data[6];

4'd8:?txd?<=?txd_data[7];

4'd9:?txd?<=?1;

endcase

end

end

endcase

end

End

數(shù)據(jù)發(fā)送的狀態(tài)機(jī)設(shè)計(jì)如下：

同時(shí)，為了軟件調(diào)試，數(shù)據(jù)識(shí)別等的方便，Bingo在此模塊設(shè)置了數(shù)據(jù)發(fā)送標(biāo)志位。此部分主要參考了Bingo“第七章 你想干嘛——邊沿檢測(cè)技術(shù)”的方法，此處不再做累贅闡述，若有不懂請(qǐng)看上文。此部分代碼如下：

//-------------------------------------

//Capture the falling of data transfer over

reg?txd_flag_r0,txd_flag_r1;

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

txd_flag_r0?<=?0;

txd_flag_r1?<=?0;

end

else

begin

txd_flag_r0?<=?txd_flag_r;

txd_flag_r1?<=?txd_flag_r0;

end

end

assign?txd_flag?=?txd_flag_r1?&?~txd_flag_r0;

（3）RXD發(fā)送模塊

由于接收數(shù)據(jù)的時(shí)候，主控是PC，從機(jī)是FPGA，因此FPGA需要采樣數(shù)據(jù)。以上波特率發(fā)生器中講到過(guò)，采樣時(shí)鐘clk_bps = 16*clk_bps。FPGA硬件描述，通過(guò)計(jì)數(shù)，當(dāng)采樣到RXD數(shù)據(jù)起始位信號(hào)有效時(shí)，0-7-15開始計(jì)數(shù)，，其中7為數(shù)據(jù)的中點(diǎn)，最穩(wěn)定的時(shí)刻。因此在此時(shí)采樣數(shù)據(jù)，能夠達(dá)到最穩(wěn)定的效果。Bingo設(shè)計(jì)代碼如下：

always@(posedge?clk?or?negedge?rst_n)

begin

if(!rst_n)

begin

smp_cnt?<=?0;

rxd_cnt?<=?0;

rxd_data?<=?0;

rxd_state?<=?R_IDLE;

end

else?if(clk_smp?==?1)

begin

case(rxd_state)

R_IDLE:

begin

rxd_cnt?<=?0;

if(rxd_sync?==?1'b0)

begin

smp_cnt?<=?smp_cnt?+?1'b1;

if(smp_cnt?==?4'd7)?//8 clk_smp enable

rxd_state?<=?R_SAMPLE;

end

else

smp_cnt?<=?0;

end

R_SAMPLE:

begin

smp_cnt?<=?smp_cnt?+1'b1;

if(smp_cnt?==?4'd7)

begin

rxd_cnt?<=?rxd_cnt?+1'b1;

if(rxd_cnt?==?4'd7)

rxd_state?<=?R_IDLE;

case(rxd_cnt)

3'd0:?rxd_data[0]?<=?rxd_sync;

3'd1:?rxd_data[1]?<=?rxd_sync;

3'd2:?rxd_data[2]?<=?rxd_sync;

3'd3:?rxd_data[3]?<=?rxd_sync;

3'd4:?rxd_data[4]?<=?rxd_sync;

3'd5:?rxd_data[5]?<=?rxd_sync;

3'd6:?rxd_data[6]?<=?rxd_sync;

3'd7:?rxd_data[7]?<=?rxd_sync;

endcase

end

end

endcase

end

end

同樣，發(fā)送部分狀態(tài)機(jī)如下如下所示：

?

4、USB代碼測(cè)試圖：

三、USB通信接口設(shè)計(jì)

1、USB通信協(xié)議

USB ： Universal Serial BUS（通用串行總線）的縮寫，而其中文簡(jiǎn)稱為“通串線，是一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和通訊。是應(yīng)用在PC領(lǐng)域的接口技術(shù)。USB接口支持設(shè)備的即插即用和熱插拔功能。USB是在1994年底由英特爾、康柏、IBM、Microsoft等多家公司聯(lián)合提出的。

USB發(fā)展經(jīng)過(guò)了以下幾個(gè)階段：

（1）USB1.0：1.5Mbps(192KB/s) 低速(Low-Speed) 500mA……1996年1月

（2）USB1.1：12Mbps(1.5MB/s) 全速(Full-Speed) 500mA……1998年9月

（3）USB2.0：480Mbps(60MB/s) 高速(High-Speed) 500mA……2000年4月

（4）USB3.0：5Gbps(640MB/s) 超速(Super-Speed) 900mA……200年11月

相對(duì)于UART的設(shè)計(jì)，USB就要復(fù)雜得多了。USB屬于全雙工器件，速度之快，指令之多，目前直接用Verilog設(shè)計(jì)的硬核在理論上能夠?qū)崿F(xiàn)，實(shí)際上還不常見。一般USB通信接口的驅(qū)動(dòng)，用Nios II軟核來(lái)實(shí)現(xiàn)。

總結(jié)

以上是生活随笔為你收集整理的基于FPGA的UART接口协议设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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